Lezione 14

Porte logiche in tecnologia CMOS

1
Introduzione
• Se si considera la possibilità di utilizzare simultaneamente, sullo
stesso chip, dispostivit a canale N e a canale P, è possibile realizzare
famiglie logiche con prestazioni elettriche migliori rispetto alla
tecnologia NMOS.
• Vedremo che i circuiti realizzati presenteranno caratterisitche
elettriche che tendono a quelle ideali.
• Questa tipologia di circuiti prende il nome di CMOS (Complimentary
MOS) poichè utilizza dispositivi di entrambe le polarità.
• Studieremo sia l’invertitore, che le porte logiche elementari e quelle
complesse.
L’invertitore CMOS VDD

• Il circuito rappresentato è l’invertitore VSGp

realizzato in tecnologia CMOS. W
P1
• Come si nota, manca la distinzione tra L p

interruttore e carico dal momento che, per

entrambi i dispositivi, la VGS (VSG) è funzione VIN VOUT
della VIN. In particolare si ha:
M1 W
L p
VGSn
L’invertitore CMOS VDD

VSGp
W
P1
L p

VIN VOUT
• Se osserviamo le due relazioni appena ricavate
ci accorgiamo che l’aumento di VIN porta in M1 W
conduzione M1 e spegne M2 e viceversa
L p
• I due dispositivi funzionano in maniera VGSn
complementare: se uno conduce, l’altro è
spento e viceversa
VOH e VOL VDD

VSGp
W
P1
L p

VIN VOUT
• Utilizzando sempre le stesse equazioni possiamo
valutare i livelli logici nominali. M1 W
• Se infatti VIN=0 il mosfet a canale N è interdetto
mentre il mosfet a canale P è in conduzione. Si avrà L p
VOUT=VDD=VOH VGSn
• Se invece VIN=VDD il mosfet a canale P sarà
interdetto mentre il mosfet a canale N sarà in
conduzione, per cui VOUT=0=VOH.
Potenza dissipata statica VDD
• Dal momento che, sia nel caso in cui VIN=0 VSGp
che VIN=VDD, c’è sempre un dispositivo W
interdetto, l’invertitore CMOS non dissipa P1
L p
potenza statica
• Infatti, se ricordiamo la definizione di VIN VOUT
potenza dissipata statica
M1 W
L p
VGSn
sia IH che IL sono nulle.
Ricordiamo le equazioni
• In pinch-off, per un NMOS ed un PMOS si ha

• Se poniamo

a parità di tensione applicata i due dispositivi erogheranno la stessa

corrente!
Caratteristica di trasferimento
• Per valutare la caratteristica di trasferimento non ci possiamo limitare,
come fatto per l’invertitore NMOS, a riportare la curva di carico nel
piano ID-VDS del mosfet interruttore.
• Infatti, al variare di VIN, varia sia la caratteristica del mosfet a canale N
che quella del mosfet a canale P.
• Per questo motivo, riportiamo nel piano ID-VDS di M1 l’intera famiglia
delle caratteristiche di uscita di M2, ovviamente traslate di VDD e
ribaltate rispetto all’asse delle ordinate.
 IDn ,IDp

a e

VSGp=VDD-VIN d
b VGSn=VIN
crescente
crescente
c c

d b
e a
VDD VDSn=VOUT
 VIN=0
IDn ,IDp
• Quando la tensione di a e
ingresso è nulla, il mosfet
a canale N è interdetto
(curva rossa), mentre il
mosfet a canale P eroga la d
b
massima corrente (curva
verde).
• L’intersezione ci dice che c c
VOUT=VDD.
d b
e a
VDD VDSn=VOUT
 VIN crescente
IDn ,IDp
• Al crescere della tensione a e
di ingresso, il mosfet a
canale N entra in
conduzione (caratteristica
rossa), mentre il mosfet a d
b
canale P inizia a
spegnersi.
• Si vede che la VOUT inizia c c
a diminuire
d b
e a
VDD VDSn=VOUT
 Entrambi i mosfet in pinch-off
IDn ,IDp
• Esisterà poi un valore a e
della tensione di ingresso
per il quale entrambi i
mosfet si trovano in
regione di pinch-off e d
b
condividono un intero
tratto orizzontale.
• La VOUT scende molto c c
rapidamente in questa
regione! d b
e a
VDD VDSn=VOUT
 VIN si avvicina a VDD
IDn ,IDp
• Ormai il mosfet a canale N a e
è quasi in piena
conduzione mentre il
mosfet a canale P è quasi
spento. d
b
• La VOUT ha raggiunto quasi
gli 0V.
c c

d b
e a
VDD VDSn=VOUT
 VIN=VDD
IDn ,IDp
• Quando la tensione di a e
ingresso raggiunge
l’alimentazione, il mosfet
a canale P si spegne
(curva verde) d
b
• L’uscita vale 0V.

c c

d b
e a
VDD VDSn=VOUT
 Caratteristica di trasferimento
VOUT
VOH=VDD
• Mettendo insieme i risultati
dell’analisi precedente possiamo
ricavare il diagramma della
caratteristica di trasferimento.
• Si noti come essa somigli assai di
più alla caratteristica di
trasferimento di un invertitore
ideale!
VOL=0
VIL VSL VIH VIN
 Tensione di soglia logica VSL
• Ricordando la definizione di VOUT
soglia logica, ci accorgiamo che VOH=VDD
nel caso dell’invertitore CMOS
essaricade nel tratto ripido della
caratteristica di trasferimento.
• In questa regione entrambi i VSL
mosfet sono in pinch-off per
cui, per determinare VSL,
basterà eguagliare le
espressioni delle correnti dei
due mosfet in questa regione. VOL=0
VIL VSL VIH VIN
 Tensione di soglia logica VSL
• Ricordando la definizione di
soglia logica, ci accorgiamo che
nel caso dell’invertitore CMOS
essaricade nel tratto ripido della
caratteristica di trasferimento.
• In questa regione entrambi i
mosfet sono in pinch-off per
cui, per determinare VSL,
basterà eguagliare le
espressioni delle correnti dei
due mosfet in questa regione.
Tempo di propagazione
VDD
• Ci mettiamo nelle stesse ipotesi
già discusse per l’invertitore
P1 NMOS con carico a
VOUT svuotamento. (I) Immaginiamo
VIN due invertitori identici in
cascata; (II) inglobiamo le
M1 Cload capacità di gate del secondo
invertitore e le capacità interne
del primo invertitore in una
unica capacità di carico CLOAD
 Tempo di propagazione: Tphl
Durante la transizione alto → basso dell’uscita, la capacità di uscita si scarica attraverso
l’NMOS, mentre il PMOS è interdetto.

IDn ,IDp
VIN= C B,
0 VIN=VDD

VIN=VDD, A, VIN=0
D VDD/2 VDD VDSn=VOUT
 Calcolo di tpHL
• Partiamo dal punto A, in cui la IDn ,IDp
capacità di uscita è carica al valore
VDD. Il mosfet a canale N è VIN=0 B, VIN=VDD
interdetto, il mosfet a canale P è in C
piena conduzione.
• A questo punto la tensione di
ingresso passa dal valore logico
basso al valore logico alto. Il mosfet
a canale N si troverà in piena
conduzione mentre quello a canale
P sarà interdetto.
• La tensione sulla capacità però non VIN=VDD, D
A, VIN=0
può variare istantaneamente, ci VDD/2 VDD VDSn=VOUT
siamo spostati nel punto B.
 Calcolo di tpHL
• Partiamo dal punto A, in cui la IDn ,IDp
capacità di uscita è carica al valore
VDD. Il mosfet a canale N è VIN=0 B, VIN=VDD
interdetto, il mosfet a canale P è in C
piena conduzione.
• A questo punto la tensione di
ingresso passa dal valore logico
basso al valore logico alto. Il mosfet
a canale N si troverà in piena
conduzione mentre quello a canale
P sarà interdetto.
• La tensione sulla capacità però non VIN=VDD, D
A, VIN=0
può variare istantaneamente, ci VDD/2 VDD VDSn=VOUT
siamo spostati nel punto B.
 Calcolo di tpHL
IDn ,IDp
• Dal punto B la tensione di uscita
inizia a diminuire per terminare VIN=0 B, VIN=VDD
poi la sua evoluzione al punto D. C

• Per valutare il tempo di

propagazione andremo a
valutare la scarica della capacità
lungo il tratto B-C.
• In questo tratto approssimiamo
A, VIN=0
la corrente del NMOS pari alla VIN=VDD, D
sua corrente di pinch off. VDD/2 VDD VDSn=VOUT
Tempo di propagazione: Tphl
 Tempo di propagazione: Tplh
• Lavorando allo stesso modo è possibile calcolare il tempo di propagazione
Tplh: durante la transizione basso → alto dell’uscita, la capacità di uscita si
carica attraverso il PMOS, mentre lo NMOS è interdetto.

Se l’invertitore è simmetrico allora:

 Potenza dissipata
Abbiamo già osservato che l’invertitore CMOS non ha
dissipazione di potenza statica. Ci concentriamo, quindi,
sul calcolo della potenza dissipata dinamica.
VDD
La dissipazione di potenza dinamica è dovuta a i(t)
due contributi:
• Il primo, PD’, è dovuto alla fase di conduzione
P1
simultanea dei MOS nel breve intervallo in cui il i’’(t)
segnale d’ingresso è compreso fra VTH e VDD-
VIN i’(t) VOUT
VTH. • Il secondo, PD’’, è legato all’energia
necessaria per la carica/scarica della capacità di
M1 Cload
uscita.
Potenza dissipata dinamica
VDD
• La situazione si può semplificare se facciamo
qualche considerazione sulla velocità di i(t)
variazione del segnale di ingresso.
• Infatti, se l’ingresso varia molto lentamente, la P1
corrente che scorre nella capacità sarà anche
essa molto piccola (essendo legata alla derivata i’’(t)
della tensione di uscita) e potrà essere VIN
i’(t) VOUT
trascurata.
• Se invece il segnale di ingresso varia molto
rapidamente, i dispositivi MOS saranno M1 Cload
rapidissimi ad aprirsi e chiudersi, perciò sarà
trascurabile la corrente i’(t).
• In definitiva, per valutare separatamente i’(t) e
i’’(t) sceglieremo di far variare l’ingresso in
maniera differente, rapido per i’’ e lento per i’.
Potenza dissipata dinamica
VDD
• Avendo fatto questa scelta, il calcolo della
potenza può essere separato: i(t)

P1

VIN i’’(t)
i’(t) VOUT

M1 Cload
 Potenza dissipata: PD’’
Per escludere il contributo dovuto alla conduzione simultanea di M1 e P1 consideriamo un
segnale di ingresso con fronti di commutazione istantanei:

VDD
• Durante la transizione 0→1 dell’uscita la capacità di i(t)
uscita C si carica attraverso il PMOS. In questa fase
c’è una erogazione di corrente (e quindi una
P1
dissipazione di potenza) da parte dell’alimentatore. i’’(t)
• Durante la transizione 1→0 dell’uscita, la capacità VIN VOUT
di uscita C si scarica attraverso il NMOS. In questa
fase non c’è erogazione di corrente da parte
M1 Cload
dell’alimentatore.
• Supponiamo di avere un segnale periodico, di
periodo T, in ingresso all’invertitore.
Potenza dissipata: PD’’

VDD
i(t)
P1
i’’(t)
VIN VOUT
M1 Cload
 Potenza dissipata: PD’
In questo caso, non c’è il contributo per la capacità di carico, mentre per valutare il
contributo dovuto alla conduzione simultanea del PMOS e dell’NMOS consideriamo un
segnale di ingresso con fronti di salita e discesa finiti e lineari nel tempo: Vin = αt

VDD
VIN,PD’(t)
i(t)
P1
VIN i’(t)
M1
VIN=at

t
Potenza dissipata: PD’

VOUT,I
D

VIN
VTH VDD/2 VDD-VTH
Potenza dissipata: PD’
 Porte logiche in tecnologie CMOS
Si ottengono generalizzando la
struttura dell’invertitore:
• Al posto del NMOS si inserisce
una rete di pull-down, costituita
sempre da dispositivi NMOS.
• Analogamente, al posto del
PMOS si inserisce una rete di pull-
up, sempre realizzata con
dispositivi PMOS.
• Gli ingressi sono collegati sia alla
rete di pull-up che alla rete di
pull-down
 Porte logiche in tecnologie CMOS
Le reti di pull-up e pull-down devono essere costruite rispettando la seguente condizione:
• Per qualsiasi combinazione degli ingressi, una ed una sola delle due reti deve essere in
conduzione (offrendo un cammino verso l’alimentazione o verso massa), mentre l’altra
deve essere interdetta.
• Questa condizione garantisce che l’uscita sia VDD oppure 0 e che non vi sia dissipazione
di potenza statica.
Porte logiche in tecnologie CMOS

VDD NOR VDD NAND

P2
P1 P2
P1
Y Y
N1 B
A N1 N2 B
A N2
Quando si dimensiona una porta logica CMOS si impone di mantenere lo stesso tempo di
propagazione dell’invertitore di riferimento.

• Le ON-resistance del ramo PMOS e del ramo NMOS devono essere le stesse
dell’invertitore di riferimento.

• Per una porta NOR a due ingressi, (W/L)p deve essere il doppio dell’invertitore di
riferimento.

• Per una porta NAND a due ingressi, (W/L)n deve essere il doppio dell’invertitore di
riferimento.
 ON-resistance di un MOSFET
Immaginiamo di avere un MOSFET a canale N in profondo triodo con al suo ingresso VDD:
 Progetto di un invertitore CMOS simmetrico
Progettare un invertitore CMOS tale da avere un tempo di propagazione di 250ps su un
carico di 0.1pF nelle seguenti condizioni:

Imponiamo la simmetria dell'invertitore

Imponiamo il vincolo sul tempo di propagazione

 Porte logiche complesse in tecnologie CMOS
La rete N è identica quella vista per le logiche Esempio:
NMOS:
• Si considera la funzione senza il segno
d’inversione
• Ad ogni operatore OR corrisponde il parallelo di
sottoreti
• Ad ogni operatore AND la serie
• La rete P è duale alla N
• Si considera la funzione senza il segno
d’inversione
• Ad ogni operatore OR corrisponde la serie di
sottoreti
• Ad ogni operatore AND il parallelo
Porte logiche complesse in tecnologie CMOS

Rete NMOS VDD Rete PMOS

Y
A P1 P2 B
E N
B N1 3 G N6
D N4 C D E
P3 P4 P5
A N2 F N7
C N5
F P6 P7 G

Y
 Stadi di adattamento buffer
Consideriamo la situazione in cui un invertitore (o una porta logica più in generale) si trova
a dover pilotare una capacità di carico di valore molto elevato (condizione tipica di una
porta logica connessa ad un terminale di uscita di un circuito digitale oppure ad un bus di
trasmissione dati.
 Stadi di adattamento buffer
Possibile soluzione: aumento il K dei MOSFET?

Cosa accade al tempo di propagazione?

 Stadi di adattamento buffer
Interponiamo tra il nostro invertitore e la capacità di carico N-1 invertitori tali che tra un
invertitore ed il successivo il K aumenti di un fattore G>1:
 Stadi di adattamento buffer
Valutiamo il rapporto tra Cload e Cgate:

Sostituiamo il valore di N nell’equazione precedente:

Per minimizzare il tempo di propagazione, deriviamo rispetto a G e poniamo uguale a zero:

Stadi di adattamento buffer
 Porte di trasmissione
Alcune funzioni logiche possono essere realizzate molto efficacemente utilizzando degli
interruttori controllati posti in serie fra i segnali di ingresso e quelli di uscita, secondo questo
schema di principio:

Tali interruttori sono detti «porte di trasmissione»

ed i circuiti che ne conseguono «logiche a porte di
trasmissione».
Un modo per realizzare tali porte è di usare
dispositivi MOSFET (singoli o in configurazione
complementare – CMOS)
 Porta di trasmissione NMOS
Supponiamo di dover trasferire un livello logico alto dall’ingresso all’uscita (il segnale
d’ingresso commuti da 0 ad 1, mentre il segnale di controllo è alto)

La massima tensione che riesco a trasferire

sull’uscita è VDD-Vth

Supponiamo di dover trasferire un livello logico basso dall’ingresso all’uscita (il segnale
d’ingresso commuti da 1 ad 0, mentre il segnale di controllo è alto)

La minima tensione che riesco a trasferire

sull’uscita è proprio GND
 Porta di trasmissione CMOS
In maniera analoga al caso NMOS, si può verificare che una porta di trasmissione PMOS
trasferisce bene il valore logico alto (VDD), «perdendo» una soglia (Vth) nella trasmissione
del livello logico basso (GND+Vth).
Per sopperire a tali limitazioni si può realizzare una porta di trasmissione CMOS mettendo
in parallelo un NMOS con un PMOS e pilotandoli con segnali di controllo in controfase.
 Esempio di applicazione: Multiplexer 2->1
Il multiplexer (comunemente detto mux) è un particolare circuito combinatorio con la
caratteristica di presentare 2N ingressi, N linee di selezione ed una singola uscita. Sull’uscita
sarà presente la particolare linea di ingresso selezionata dagli N bit di selezione.
Consideriamo per semplicità il caso N=1:
 Esempio di applicazione: Porta XOR
Una porta logica molto utile nelle applicazioni aritmetiche è la porta XOR, la quale è
realizzabile con lo stesso circuito del mux 2->1: