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RIASSUNTO FONDAMENTI ELETTRONICA

BASI
Sistema misura ricava informazioni processo fisico.
Sensore: converte quantit fisica in elettrica. Uscita sensore, segnale analogico, varia
in maniera continua seguendo levoluzione della variabile fisica.
Amplificatore: produce segnale di ampiezza maggiore del segnale di ingresso.
Filtro: rimuove le componenti indesiderate del segnale.
ADC: converte segnale analogico in digitale. (forma binaria)
CIRCUITO LINEARE: il comportamento di correnti e tensioni descritto da equazioni
differenziali lineari.
PRINC. SOVRAPPOSIZIONE DEGLI EFFETTI: il segnale in uscita uguale alla somma dei
segnali in uscita che si ottengono applicando due ingressi diversi.
Segnale sinusoidale: se in ingresso c un segnale sinusoidale, in uscita c un segnale
sinusoidale con la stessa frequenza. (il circuito pu modificare ampiezza e fase).
FOURIER: un segnale ripetitivo pu essere espresso come la somma di un numero
infinito di segnali sinusoidali.
Risposta in frequenza: il modo in cui il circuito altera ampiezza e fase di un segnale
sinusoidale applicato al suo ingresso in funzione della frequenza.

V OUT
=Modulodel quadagno
V
OUT =Fase del guadagno

PARTITORE DI IMPEDENZE

DIODO A GIUNZIONE P-N


Se diodo in regione diretta, e Id costante, la tensione Vd
ai capi varia di circa -2mV quando T aumenta di 1 C.
Pu essere utilizzato per misurare la temperatura.
D1 viene tenuto costante,
misura della differenza VD2
VD1 fornisce una misura
temperatura a cui si trova

la
della
VD2.

Se diodo polarizzato direttamente, piccola variazione di


Vd
corrisponde una grande variazione Id.
Di solido Vd varia di poco intorno al valore tipico di +0.7V.
In regione diretta, per qualsiasi Id, Vd = +0.7V.
In regione inversa, I molto piccola.
Se le altre tensioni del circuito sono molto pi alte di 0.7V allora si mette Vd = 0V.
Il RADDRIZZATORE converte la tensione alternata con valor medio nullo in una
tensione unipolare con valor medio diverso da zero.
LALLUNGATORE DI PICCO viene usato per rivelare il valore massimo di un segnale di
tensione e mantenerlo per il tempo necessario per misurarlo.
MOSFET
Substrato fatto di silicio monocristallino, dove vengono
create due regioni di tipo N fortemente drogate. Sopra
strato molto sottile di ossido di silicio. Sopra viene
messo uno strato di metallo per formare elettrodo di
Gate. In base alle tensioni sui quattro terminali (source,
drain, body e gate) il MOSFET opera in diverse zone.

PMOS: viene fatto con substrato di tipo N e regioni drogate di tipo P.


Regione tra source e drain viene chiamata regione di canale, dimensioni individuate
dalla lunghezza L, dalla larghezza di canale W e dallo spessore dello strato ossidato t ox.
La corrente scorre tra source e drain in base alla polarit del MOS. Lintensit dipende
dalla tensione applicata ai 4 terminali. Nel PMOS il passaggio inverso.
Substrato e source sono alla stessa tensione, mentre sul gate non c. Nel dispositivo
non scorre corrente, anche se metto una V positiva sul drain. Il MOS si comporta come
un interruttore aperto.
CREAZIONE CANALE: applico tensione + sul gate, con Vds = 0V, lacune si allontanano
dalla regione sotto allossido, creano una zona svuotata di portatori di carica liberi. Gli
elettroni nel semiconduttore vengono attirati e creano una regione di canale di tipo N
che va dal S al D e permette passaggio di corrente.
Vth = valore di Vgs al di sotto del quale si crea canale di conduzione.

REGIONE DI TRIODO: si applica tensione + tra D e S di piccolo valore, per far scorrere
una corrente Id attraverso il canale. La corrente dipende da Vgs Vth, oltre alla
tensione applicata al D.
REGIONE DI SATURAZIONE: si pu aumentare Vds tenendo costante Vgs: Vgs Vds
risulta massima al S e diminuisce fino al valore minimo al D. il canale non pi
uniforme ma ha spessore variabile, avvicinandosi al D si restringe fino ad annullarsi. In
questa condizione il canale in pinch-off e corrente di D satura.
Vd Vg = Vth il canale completamente pinch-off
Vd Vg > Vth la lunghezza inizia a decrescere
La corrente che va da Source a Drain relativa alla densit di carica nel canale e dalla
velocit.
Vds > Vgs Vth la corrente del Drain in saturazione, diventa costante.
Vds = Vgs Vth canale pinches-off, un aumento del Vds fa andare il punto di pinchoff verso il drain.
Quando la differenza di potenziale tra gate e drain maggiore di Vth, REGIONE DI
TRIODO. Al contrario REGIONE DI SATURAZIONE.
Capacit MOSFET: dipende dalla tensione di polarizzazione applicata alla giunzione
stessa.
FORMULE MOSFET

AMPLIFICATORI OPERAZIONALI
E un amplificatore differenziale a guadagno molto elevato.

Le correnti (erogate o assorbite) dai due terminali di


ingresso sono molto piccole. Idealmente considerate
nulle. Pu essere modellizzato come un generatore
ideale di tensione, con tensione in uscita
proporzionale alla differenza tra le tensioni.
Gli amplificatori devono essere alimentati ma le
tensioni non vengono scritte nel disegno.

La tensione di uscita pu variare intorno ad un


intervallo (tensione di saturazione).
Dato che il guadagno molto alto, lintervallo di
tensioni piccolo. Per A = 105 Vmax = +5V e Vmin
= -5V.

AMPLIFICATORI OPERAZIONALI REAZIONATI: Quando c un collegamento tra uscita e


ingresso invertente si dice che loperazionale sta operando in condizioni di anello
chiuso. Quando c un collegamento tra uscita e ingresso non invertente
Operazionale NON sta funzionando da amplificatore.
AMPLIFICATORE INVERTENTE
Se R2/R1 maggiore di 1, il segnale in uscita ha ampiezza
maggiore del segnale in ingresso, quindi il circuito un
amplificatore.

SOMMATORE INVERTENTE

INSEGUITORE DI TENSIONE: funziona da adattatore di impedenze. Collega un circuito


con elevata impedenza in uscita e bassa impedenza di ingresso.
SOMMATORE INVERTENTE: unapplicazione il convertitore analogico-digitale.
Ciascuno dei 4 ingressi pu assumere valori 0 o 5V (5V valore logico alto). In uscita si
ha la somma delle correnti provenienti dai quattro ingressi moltiplicata per Rf.
COLLEGAMENTO IN CASCATA DI OPERAZIONALI: serve per ottenere guadagni
complessivi anche molto elevati. Il collegamento in cascata formato da circuiti
operazionali in cui luscita di uno, lingresso dellaltro. Il guadagno complessivo della
cascata il prodotto dei singoli guadagni.
AMPLIFICATORE DIFFERENZIALE: vengono amplificati i segnali differenziali e bloccati i
segnali comuni ai due ingressi.

INTEGRATORE IDEALE: la tensione ai capi del condensatore cambiata di segno pari


alla tensione duscita.

sufficiente una piccolissima tensione


continua in ingresso a portare
loperazionale in saturazione.

INTEGRATORE REALE: si introduce un


resistore in parallelo alla capacit C.
DERIVATORE IDEALE: la tensione in uscita proporzionale alla derivata del segnale
dingresso. Il circuito molto sensibile a segnali di frequenza elevata.

DERIVATORE REALE: bisogna inserire un resistore in serie alla capacit C che limiti la
risposta alle alte frequenze. Per w infinito il guadagno limitato.
COMPARATORE: un dispositivo da uninformazione su quale fra due tensioni di
ingresso la pi elevata. Un amplificatore ad anello aperto pu essere usato come
comparatore di tensione.
Se V+ > V- allora Vout = + Vmax
Se V+ < V- allora Vout = -Vmin
Viene ottimizzato per avere tempi di risposta brevi.
Se si usano i diodi si possono avere dei problemi dovuti al fatto che la tensione ai capi
del diodo diversa da zero (0,7). Si pu realizzare un circuito che si comporta come un
diodo tramite un amplificatore operazionale in reazione negativa.
CIRCUITI CON INTERRUTTORI

Regolato da Vc, se Vc basso linterruttore aperto, se


alto allora linterruttore chiuso.

Il multiplexer consente di selezionare uno fra n ingressi, e di


inviare allunica uscita il segnale presente sullingresso
selezionato. Lesempio un sistema multicanale di
acquisizione dati, per trasferire a turno i segnali generati da un
certo numero di sensori.

CAMPIONATORE: utilizzato allingresso di un ADC, ha lo scopo di prelevare valori di


tensione e memorizzarli per fare la conversione da valore a codice binario. Lo schema
un interruttore seguito da una capacit. Linterruttore si chiude periodicamente per
un periodo molto breve, i campioni cos ottenuto sono immagazzinati nel
condensatore.
INVERTER
PORTA NAND

INVERTITORI IDEALI

RAPPRESENTAZIONI GRAFICHE EQUIVALENTI (a NOR, b NAND)

FAN-OUT: numero di porte di carico collegato all'uscita del gate di guida, i gate con un
largo fan-out sono lente.
FAN-IN: numero di ingressi del gate. I gate con un largo fan-in sono pi grandi e lenti.
LIVELLI ASTRAZIONE NEL PROGETTO DI SISTEMI DIGITALI:
1) Specifiche di progetto
2) Descrizione funzionale (descrivono procedure)
3) Descrizione comportamentale (architettura del chip in termini di funzioni)
4) Descrizione logica (schema logico del sistema)
5) Descrizione circuitale (schema con transistori, componenti, ecc.)
6) Descrizione fisica (disegno dei tracciati per le maschere)
INVERTITORE CMOS
NMOS conduce se Vgsn > Vt,n > 0
Vdd > Vt,n NMOS acceso
PMOS conduce se Vgsp < Vt,p < 0
Vgsp = 0 PMOS spento
Vo = Vdsn
Vdsp = Vo Vdd
Vi = Vdd Vo = 0

Vgsn = 0 NMOS spento


Vgsp = -Vdd < Vt,p < 0 PMOS acceso
Vi = 0 Vo = Vdd
Se Kp = Kn e |Vt,p| = Vt,n La caratteristica dellinverter perfettamente simmetrica
Quindi se Kp = Kn se:

Wp
W
=2,5 n
Lp
Ln
PORTE LOGICHE CMOS
PORTA NOR

PORTA NOR CMOS

PORTA NAND CMOS

DIMENSIONAMENTO DISPOSITIVI PORTE LOGICHE CMOS


MOS IN PARALLELLO:
laltezza (L) rimane uguale, la lunghezza (W) si sommano i MOS Kn,eq = NK
MOS IN SERIE:
la lunghezza (W) rimane uguale, laltezza (L) si sommano i MOS Keq = K/N
INVERTER EQUIVALENTE

Il comportamento delle porte logiche varia in base alla combinazione dei livelli logici in
ingresso. I dispositivi vanno dimensionati trasformando la porta in un inverter
equivalente e considerando il caso peggiore dal punto di vista dei tempi di
propagazione.

t P=

CL
K

PORTA NOR
- Tphl determinato dallazione dei 2 PMOS connessi in serie entrambi devono
essere accesi
- Tphl determinato dallazione dei 2 NMOS in parallello il caso peggiore
quello in cui solo un NMOS acceso.
Per avere Tphl = Tphl deve essere Kn = Kp,eq

wP
w
=2,5 N
N LP
LN

PORTA NAND
- Tphl determinato dallazione dei 2 PMOS in parallelo il caso peggiore
quello in cui solo un PMOS acceso
- Tphl determinato dallazione dei 2 NMOS in serie entrambi devono essere
accesi

wP
w
=2,5 N
LP
NL N

AREA DELLE PORTE CMOS: per minimizzare larea della porta logica, i dispositivi
devono avere Lp = Ln = Lmin.
NAND a N ingressi (PMOS = area minore per N>2)

NOR a N ingressi (NMOS = area minore)

A parit di prestazioni, il NAND occupa unarea minore rispetto al NOR nella logica
CMOS la porta fondamentale il NAND.

FAN-IN = N = numero degli ingressi, determina il numero di MOS in serie e quindi


degrada il tempo di propagazione

t P=

CL
K

NAND = il tempo di propagazione cresce linearmente con N = numero ingressi, e


questo pone un limite superiore a N. Uguale per il NOR.
FAN-OUT = numero di porte collegate alluscita. determinato dalla massima
degradazione ammissibile del ritardo di propagazione.
PROBLEMA PILOTAGGIO CARICHI CAPACITIVI MOLTO ELEVATI
Per pilotare capacit pi elevate di quella di una porta logica non si pu utilizzare solo
uno stadio di uscita.
Per pilotare una capacit CL = M * CT, dovrebbe avere K = M * K, ma cos la porta da
adattare vedrebbe una capacit M * CT.
STRUTTURE CMOS PER CIRCUITI VLSI

Struttura generica di una porta complessa


in tecnologia CMOS. Realizzano
direttamente funzioni pi complesse delle
porte logiche elementari.
PROPRIETA DEI CMOS:
- Full rail-to-rail swing, high noise
margins
- Logic levels not dependent upon
the relative device sizes, ratioless
- Always a path to Vdd or Gnd in
steady state, low output impedance
- Extremely high input resistance,
-

nearly zero steady-state input current


No direct path steady state between power and ground, no static power
dissipation

CRITERI DIMENSIONAMENTO

Linverter equivalente viene dimensionato ponendosi nel caso peggiore dal punto di
vista dei tempi di propagazione, uno solo dei rami in parallelo acceso.

TEMPO DI PROPAGAZIONE

Vin = 0 basso ritardo di propagazione (Ron minima)


Vin = Vdd alto ritardo di propagazione
CMOS DINAMICO: nei circuiti statici in ogni istante di tempo loutput connesso al Gnd
o al Vdd con un percorso a bassa resistenza. (il fan-in richiede 2N device). Circuiti
dinamici si basano sul deposito temporaneo dei valori dei segnali sulla capacit di alta
nodi di impedenza. (richiede solo N + 2 transistors).
LOGICHE DINAMICHE:
- Riduzione area
- Minore capacit ingresso
- Funzione logica solo con rete NMOS
- Ingressi applicati al gate di un NMOS
CIRCUITI SEQUENZIALI
LATCHES: passa ingressi Q quando il clock alto o basso (TRANSPARENT MODE).
Ingresso campionato sul fronte di discesa del clock viene mantenuto stabile quando il
clock basso o alto. (HOLDMODE)
FLIPFLOPS: campiona a tutte le salito o tutte le discese.
- Positive edge-triggered: 0 1
- Negative edge-triggered: 1 0
Latches salva i dati quando il clock basso
Flip-flop salva i dati quando il clock sale
CONTATORI
FLIP-FLOP SINCRONIZZATI SUL FRONTE DI SALITA: luscita determinata dallo stato
degli ingressi appena prima della transazione 0 1 del segnale di clock. Luscita pu
cambiare stato solo in corrispondenza della transazione 0 1.
FLIP-FLOP SINCRONIZZATI SUL FRONTE DI DISCESA: luscita determinata dallo stato
degli ingressi appena prima della transazione 1 0 del segnale di clock. Luscita pu
cambiare stato solo in corrispondenza della transazione 1 0.
Luscita Q assume lo stato che lingresso D ha appena prima del fronte del clock. Il
comportamento dei flip-flop pu essere analizzato con un diagramma temporale.

FLIP-FLOP J-K

J = 0, K = 0 In corrispondenza al fronte di salita del clock, luscita Q mantiene lo


stato precedente.
J = 1, K = 1 In corrispondenza al fronte di salita del clock luscita Q cambia di stato.
Sfruttando le righe dove J e K hanno valori diversi si pu costruire un flip-flop di tipo D.
FLIP-FLOP T: si ottiene collegando tra loro gli ingressi di un flip-flop J-K. Quindi sono
sempre uguali. Vedi la cosa sopra.
DIVISORE IN FREQUENZA PER 2 CON FLIP-FLOP J-K: gli ingressi J e K vengono collegati
a alimentazione positiva, quindi al valore logico 1. In questa condizione luscita Q ad
ogni stato di fronte di discesa del clock.

DIVISORE PER 8

Il circuito di prima funziona anche per il conteggio di impulsi di clock: il codice formato
dai 3bit Q2Q1Q0 corrisponde infatti alla rappresentazione binaria standard dei numeri
da 0 a 7. Allottavo impulso di clock, i tre bit tornano a 000.

CONTATORI SINCRONI
Il ritardo di propagazione nei contatori asincroni non un problema in alcune
applicazioni, dove ad esempio c un display. Pu essere problematico nel caso sia
critico il timing dei segnali in un sistema digitale. Problema risolto nei contatori
sincroni.
SISTEMI DIGITALI PER MISURE DI FREQUENZA E TEMPO
MISURA FREQUENZA DI UN SEGNALE SINUSOIDALE: il segnale sinusoidale viene
convertito in un segnale digitale da un comparatore C. il segnale digitale viene
applicato ad una porta AND, che viene abilitata da un segnale di durata 1s. alluscita
dellAND compaiono gli impulsi del segnale digitale compresi in questo intervallo di
tempo. Il numero di tali impulsi viene fornito alluscita del contatore e corrisponde alla
frequenza in Hz.

Il comparatore C genera un livello di tensione alto (1) quando il segnale sinusoidale


positivo, oppure il contrario.

Un errore pu essere dato dallistante in cui inizi a contare gli impulsi.

Non si riesce a misurare bassi valori di frequenza con elevata precisione con il circuito
di prima.

Lerrore con frequenze pi alte


molto basso

SISTEMA MISURA PERIODO SEGNALE SINUSOIDALE: per risolvere il problema di prima


si pu misurare il periodo T = 1/f del segnale sinusoidale. Il segnale sinusoidale viene
trasformato da un comparatore in un segnale digitale con lo stesso periodo. Questo
segnale passa prima per un divisore in frequenza e poi in una porta AND con un
segnale di clock ad alta frequenza. Alluscita dellAND compaiono impulsi di clock
compresi in un semiperiodo T/2. Il numero N di tali impulsi viene fornito alluscita del
contatore.

MEMORIE NON VOLATILI


ORGANIZZAZIONE A MATRICE DELLE MEMORIE

ARCHITETTURA CON DECODER

Quindi avremo un decoder per le righe e uno per le colonne, in modo da avere
lindirizzamento sulla matrice.
MEMORIE ROM

Matrice di codifica ROM a


prote NOR.
ROM PROGRAMMABILI: in
ogni posizione della matrice
sono connessi gli NMOS, gli
NMOS possono essere
disconnessi in fase di
programmazione eliminando
il collegamento del drain alla
bit line.

Matrice di codifica ROM a porte NAND


TEMPO DI ACCESSO (lettura): tempo necessario affinch siano disponibili i dati in
uscita (tempo necessario perch i bit di ingresso modifichino il livello logico nelle linee
di uscita).
Determinato da:
- Tempo per portare al livello logico 1 una linea in uscita al decoder
- Tempo necessario per portare al livello 0 una colonna della matrice

MEMORIA RAM IN MATRICE QUADRATA

STATIC SRAM

I dati sono memorizzati fino a quando c alimentazione


Grandi celle, meno bit e chip
Veloce, usata dove la velocit importante (caches)
Uscite differenziali
Utilizzo di sensori amplificatori per le prestazioni
Compatibile con la tecnologia CMOS

DYNAMIC DRAM
- Richiesto aggiornamento periodico
- Piccole celle, pi bit e chip
- Lento, usata per le memorie principali
- Uscita singola
- Richiede sensori amplificatori per il corretto funzionamento
- Non compatibile con la tecnologia CMOS
CELLE ELEMENTARI

AMPLIFICATORI DI LETTURA E SCRITTURA IN


TECNOLOGIA MOS

SENSE AMPLIFIER

t P=

CV
I av

C = grande
I = piccola
V = pi piccola possibile
SENSE AMPLIFIER DIFFERENZIALE: direttamente applicabile alle SRAM

LATCH-BASED SENSE AMPLIFIER (DRAM)

SENSE AMPLIFIER
Valgono tutti i calcoli che si fanno per i MOSFET normali.

AMPLIFICATORE DIFFERENZIALE

CELLA DINAMICA A UN TRANSISTORE


La struttura minima per limmagazzinamento dellinformazione una capacit
connessa a una porta di trasmissione (una sola linea dati per colonna)

1) Fase di scrittura: dopo aver selezionato la Word Line, si applica il bit da


memorizzare alla Bit Line, e la capacit di memoria si porta a una tensione Vd
corrispondente al livello logico presente sulla bit line.
FASE DI LETTURA:
1) Fase di precarica della bit line: si carica CL a una tensione VR

2) Si chiude linterruttore, ponendo la capacit in contatto con la bit line. Si ha


ridistribuzione di carica fra CM e CL, e la tensione VR sulla bit line data da:

Q=C M V D +C L V R =V R (C M +C L )

CONVERTITORI ANALOGICO DIGITALI (ADC)


possibile convertire il segnale dalla forma analogica a quella digitale ed eseguire
unelaborazione digitale dei segnali usando dei circuiti integrati digitali. Dopo
lelaborazione digitale dei segnali, potremmo accontentarci di presentare i risultati in
forma digitale, oppure potremmo richiedere unuscita analogica.
La conversione comporta due tipi di discretizzazione:
- In ampiezza: QUANTIZZAZIONE
- Nel tempo: CAMPIONAMENTO
SEGNALE ANALOGICO:
- Pu assumere qualunque valore
- definito per ogni istante di tempo
- Continuo in tempo e ampiezza
SEGNALE DIGITALE:
- Sequenza di numeri (1 e 0)
- Discreto nel tempo e in ampiezza
Per fare una conversione AD bisogna stabilire una legge che associ ad ogni valore
analogico un valore numerico.
PARAMETRI SISTEMI DI CONVERSIONE:
- Dinamica di ingresso del ADC
- Frequenza di campionamento (banda del segnale)
- Numero di bit del convertitore (errore di quantizzazione)
ERRORE DI QUANTIZZAZIONE (ESEMPIO)
- Segnale analogico con valori compresi tra 0 e 16V. Vogliamo convertire il valore
con un convertitore a 4 bit. Un numero a 4bit pu rappresentare 16 differenti
combinazioni.
- La risoluzione sar 16V/16V = 1V. quindi un segnale di 0V sar rappresentato da
0000, ma anche uno da 0,9V sar rappresentato da 0000.
- Ci sono degli errori di quantizzazione.

1
V FS
2
Q =
2N
Dove Vfs la massima tensione applicabile in ingresso e N il numero di bit del
convertitore.
Aumentando il numero di bit del convertitore si riduce lerrore di quantizzazione.
Il campionatore (Sample-and-Hold) ha lo scopo di campionare il segnale da convertire
e mantenerlo costante per un tempo pari al tempo di conversione.
Un SH un interruttore seguito da una capacit.
NYQUIST la frequenza Fc a cui un segnale viene campionato deve essere maggiore
del doppio della massima componente in frequenza fMax contenuta nel segnale.

f C > 2 f MAX
ALIASING le componenti in frequenza che non rispettano il criterio di Nyquist
vengono interpretate erroneamente come termini a frequenza pi bassa di quella che
hanno in realt.
TIPI DI CONVERTITORI A/D
Normalmente si fa ricorso a moduli di conversione A/D di tipo commerciale.
Parametri di valutazione:
- Risoluzione: minima variazione apprezzabile della grandezza in ingresso al
convertitore.
- Tempo di conversione: tempo necessario per completare il ciclo di conversione
realizzando sia la quantizzazione del segnale di ingresso sia la codifica del
segnale quantizzato.
FLASH ADC (CONVERTITORE A/D PARALLELO)
Il segnale in ingresso viene inviato a n comparatori che hanno laltro terminale
collegato a n tensioni di riferimento.
Esempio: ADC a 3bit
- 1 comp commuta per Vin = Q/2
- 2 comp commuta per Vin = Q + Q/2
- 3 comp commuta per Vin = 6Q + Q/2
Utilizzando come unica tensione di riferimento VFS. Il convertitore completato da un
codificatore con priorit.
CARATTERISTICHE FLASH ADC
- Codificatore con priorit: genera unuscita digitale corrispondente al pi grande
comparatore attivato dalla tensione in ingresso.
VANTAGGI: il Flash ADC il pi rapido. Il tempo di conversione uguale alla somma
dei tempi di risposta di comparatore ed encoder.
SVANTAGGI: richiede un elevato numero di comparatori (2^n 1 comparatori per
risoluzione n)
PROPRIETA FLASH ADC
- Molto impiegati nelle applicazioni digitali anche quando il rate di conversione
relativamente lento perch la loro velocit garantisce che il segnale non campi
durante la conversione.
- Convertitori lenti richiedono limpiego di un circuito analogico di SH per
congelare la forma donda in ingresso mentre la conversione in atto.
- Flash ADC commerciali disponibili da 16 a 1024 livelli

PROCESSO FABBRICAZIONE CMOS


I transistor sono costruiti su di un substrato di silicio, forma un reticolo cristallino con 4
atomi vicini.
Il silicio un semiconduttore, infatti il silicio puro non ha elettroni liberi e conduce
male. Per migliorare la conduttivit bisogna drogarlo.
- Gruppo V: elettroni extra (n-type)
- Gruppo III: meno elettroni (p-type)
La giunzione tra il p-type e ln-type di un semiconduttore forma un diodo. Che conduce
la corrente in una sola direzione, da P a N (anodo catodo).
I transistor CMOS sono fabbricati su un wafer di silicio, processo simile ad una stampa.
Ad ogni passaggio diversi materiali sono depositati o incisi.
INVERTER CROSS-SECTION

Il substrato deve essere legato al GND e ln-well al Vdd.


STEP DI FABBRICAZIONE
1) Si parte con un wafer bianco
2) Si costruisce dal basso verso lalto
3) Si crea ln-well:
a. Si copre il wafer con uno strato protettivo di SiO2
b. Si toglie lo strato dove bisogna costruire n-well
c. Si impiantano o si diffondono materiali dopanti nel wafer
d. Si toglie SiO2
CAMERA PULITA: un ambiente nel quale aerazione, ventilazione, filtrazione daria,
ecc. sono regolamentate per controllare la concentrazione e la qualit di particelle
presenti nellaria e per rispondere a livelli di pulizia adeguati.
4) Si crea uno strato di SiO2 in cima al wafer di Si (ossidazione)
5) Photoresist
a. Si mette un polimero fotosensibile sopra SiO2
b. Si ammorbidisce se esposto alla luce
6) Lithography
a. Si espone il polimero fotosensibile attraverso una maschera n-well

7) Etch
a. Si toglie anche lo strato di SiO2
8) Strip photoresist
a. Si toglie quello che rimane del polimero fotosensibile
9) Si forma ln-well con diffusione o implementazione di ioni
10)
Si toglie lo strato di ossido in superficie
11)
Si mette uno strato molto sottile di ossido e uno strato di polisilicio
12)
Si toglie una parte di polisilicio (rimangono solo le parti a contatto con nwell)
13)
Si usa dellossido per mostrare dove bisogna mettere gli n+ droganti
14)
Si creano le regioni dopanti di n+
15)
Si toglie lo strato di ossido

PROCESSO CREAZIONE C/MOS


1)
2)
3)
4)
5)

Dal risultato di prima si mette uno strato di metallo sopra lintero wafer
Il metallo viene rimosso selettivamente in alcuni punti
Si copre il wafer con uno strato di SiN3
Si copre ancora tutto con uno strato di metallo
Si rimuove il metallo selettivamente in alcuni punti