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Lezione 9
Logica sequenziale
Inputs COMBINATIONAL LOGIC Current State Registri Q D Next state Outputs
CLOCK
Lezione 9
Q CLK
T tc q + t p ,logic + t su
Lezione 9
Inoltre pu essere:
Statica (retroazione positiva) Dinamica (immagazzinamento di carica)
Definizioni
I latch sono sensibili al livello del clock; I registri sono sensibili alle commutazioni del clock (lingresso campionato in corrispondenza di una commutazione del clock).
Lezione 9
Latch e registri
Latch
D Q Clk Clk D Q
Lezione 9
Registro
D Q Clk
Metastabililit
Se il guadagno di anello > 1 nella regione di transizione, il punto C un punto operativo metastabile; A e B sono invece punti operativi stabili.
Lezione 9
Lezione 9
Lezione 9
Tabella caratteristica
S R 0 0 1 1 Q Q 1 0 0 Q Q 0 1 0
Q S R Q Q 0 1 0 1 Forbidden State
Gli ingressi di controllo (SET e RESET) permettono di forzare le uscite Q e ad un certo stato. Quando R = S = 0, le due porte NOR equivalgono a due invertitori.
Lezione 9
M1
M3
M5
M7
Lezione 9
CLK
Lezione 9
Implementazione di un latch positivo realizzato usando gate di trasmissione, con soli due inverter.
Attenzione: se i due clock si sovrappongono, vi pu essere retro-accoppiamento da Q verso D Lezione 9
INV1 D
INV2
QM
CLK
CLK
Latch NMOS
Con pass-transistor NMOS, si riduce il carico del clock a due soli transistor. Svantaggio: degradazione del livello logico alto consumo statico di potenza in INV1 (pull-up non completamente spento).
Lezione 9
Lezione 9
Registri edge-triggered
Slave Master 0 1 QM D 0 CLK CLK 1 CLK Q D QM Q
Lapproccio pi comune per realizzare un registro edge-triggered consiste nel fare uso della configurazione master-slave; Cascata di un latch negativo (master) con uno positivo (slave), o viceversa.
Lezione 9
CLK
Lezione 9
Tempo di set-up
Lezione 9
Registro Master-Slave
Lo svantaggio del registro a gate di trasmissione lelevato carico capacitivo per il segnale di clock; Ciascun registro introduce un carico di 8 transistor per il clock; Un possibile rimedio consiste nel ricorrere alla logica a rapporto.
Lezione 9
T1 CLK
I1 I2
T2 CLK
I3 I4
Il gate di trasmissione (T1) deve vincere linvertitore di retroazione (I2) per commutare lo stato del flip-flop. Lingresso di I1 deve essere portato al di sotto (o al di sopra) della sua soglia logica affinch si verifichi una commutazione; I transistor di I2 devono essere resi deboli, ad esempio aumentando la lunghezza di canale.
Lezione 9
Un altro problema quello della propagazione inversa. Lo stato Q potrebbe retroprogarsi attraverso T2 e I4, alterando lo stato memorizzato nel latch I1I2.
Lezione 9
Lezione 9
Il tempo di set-up semplicemente il ritardo del gate T1; Il tempo di hold circa zero, perch T1 viene spento sul fronte del clock e cambiamenti successivi dellingresso vengono ignorati; Il tempo di propagazione tc q pari al ritardo attraverso I2 e T2.
Lezione 9
La sovrapposizione del clock pu rappresentare un grosso problema: in caso di sovrapposizione 0-0, sono accesi i PMOS di T1 e T2; In caso di sovrapposizione 1-1 sono attivi entrambi gli NMOS; In entrambi i casi si ha una corsa critica tra D e Q; Bisogna garantire che:
Registro
2 C MOS
VDD M2 VDD M6
E un registro dinamico insensibile al problema del clock skew (sovrapposizione dei clock); CLK=0 il primo invertitore acceso, campionando la versione invertita di D sul D nodo interno X; CLK=1 lo stadio master in modalit hold, mentre il secondo stadio in valutazione.
CLK
M4 X CL 1
CLK
M8 Q CL 2
CLK
M3
CLK
M7
M1
M5
Stadio Master
Stadio Slave
Lezione 9
CLK=0 X=VDD CLK=>1 per un breve intervallo di tempo entrambi gli ingressi della AND sono alti CLKG=1.
Lezione 9
REG
REG
REG
REG
REG
CLK
CLK
log
Out
b
CLK
log
Out
REG
REG
CLK
CLK
CLK
CLK
Circuito di riferimento
CLK
Versione pipeline
Tmin = t cq + t pd,logica + t su
Il funzionamento garantito, purch i due clock sono non sovrapposti; Altrimenti, si pu verificare unalea tra lingresso precedente e quello attuale.
Lezione 9 Contemporaneamente F calcola luscita relativa ad un nuovo ingresso
Percorso di segnale pipeline, utilizzando latch C2MOS In un circuito pipeline con latch C2MOS non si verificano corse critiche se le funzioni logiche Ftra due latch consecutivi sono non invertenti.
Lezione 9
NORA-CMOS
Lezione 9
Latch
Le strutture NORA-CMOS combinano registri C2MOS e funzioni logiche dinamiche np-CMOS in pipeline.
Lezione 9
Logica combinatoria Latch Modulo CLK Qunado CLK=0, il blocco logico in fase di precarica (o prescarica), mentre il latch in modalit hold (preserva luscita). Quando CLK=1, il blocco logico e il latch vanno entrambi in valutazione.
Lezione 9
Trigger di Schmitt
Tra i sistemi digitali bistabili, oltre al flip-flop c il trigger di Shmitt
Vou t
In Out
V OH
Ripristina la pendenza dei segnali, grazie ad una stretta regione di transizione; VTC con isteresi
Lezione 9
V OL
VM
VM+
Vi n
VM
t0
t0 + tp
Uno degli usi principali del trigger di Schmitt quello di trasformare un segnale rumoroso o lentamente variabile in un segnale digitale puro. Dopo la transizione basso-alto delluscita, la soglia si sposta da VM+ a VM-.
Lezione 9
M1
M3
La soglia logica di un invertitore CMOS dipende dal rapporto tra i transistor PMOS e NMOS (kn/kp); Supponiamo che Vin=0 Vout=0 M4 acceso e M3 spento; Il primo invertitore ha un rapporto np effettivo pari a kM1/(kM2+kM4) soglia pi alta
Circuiti multivibratori
R S Multivibratore bistabile flip-flop, Trigger di Schmitt
I circuiti monostabili
Generano un glitch in uscita quando lingresso commuta XOR
In DELAY Out td td
Circuito a colpo singolo innescato da transizione Lelemento di ritardo pu essere realizzato utilizzando una rete RC oppure una serie di porte logiche elementari
Lezione 9
Circuiti astabili
Generano un segnale periodico (es. clock)
0 1 2 N-1
Oscillatore ad anello
V1 V3 V5
Volts
1.5 1.0 0.5 0.0 20.5 0.0 0.5 time (ns) 1.0 1.5
T=2 * tp * N N dispari
Lezione 9