Elettronica Applicata II - Masetti e Franchi - Famiglie Logiche

Pisi - Elettronica applicata II
MASETTI e FRANCHI - APPUNTI PRESI A LEZIONE

FAMIGLIE LOGICHE
Richiami sul modello di funzionamento dei transistori MOS
MOS a canale n, caratteristiche statiche e modello a livello 1
Fissata VDS , la corrente ID varia in modo esponenziale fino a VGS = VT (rimanendo comunque trascurabile, in quanto
dellordine del nA correnti sotto soglia), dopodich, proprio nella zona di interesse per i circuiti digitali, assume andamento
quadratico (segue lutilit di rappresentare il diagramma (VGS , ID) sia in scala lineare che semilogaritmica).
Analogamente, in un transistore bipolare, fissata VCE , la corrente IC varia in modo esponenziale per un certo intervallo di tensioni
VBE, fino alla zona delle alte iniezioni; nelle figure immediatamente seguenti sono perci riportati in rosso i diagrammi relativi a un
transistore MOS, in grigio chiaro quelli relativi a un transistore BJT.
Nel caso MOS, le espressioni delle quantit in gioco sono dipendenti da un parametro VT , detto tensione di soglia, che risulta
crescente con legge di radice al crescere di VSB secondo la gi analizzata VT = VT0 + ( + VSB - ) .
Fissata la tensione VGS (che nel caso MOS svolge il ruolo analogo a quello della corrente IB dei BJT in quanto IG 0) si ha un
andamento dapprima crescente di ID con VDS, poi il mantenimento di un certo valore.
A differenza del caso dei BJT, tuttavia, dove i tratti orizzontali erano equispaziati a parit di IB, nel caso MOS le curve sono
proporzionali a (VGS-VT)2 e dunque la corrente ID cresce in modo quadratico al crescere di VGS.
Il modello a livello 1 cui faremo nel seguito riferimento per descrivere il funzionamento di un MOS pi semplice del modello di
Ebers-Moll visto a proposito dei transistori bipolari, ma obbliga a considerare le curve precedenti descrivendole per tratti:
IG 0
0
2
I D = f1 (VDS , VGS ) = (VGS VT )VDS 12 VDS
2
costante = f 2 (VGS ) = 2 (VGS VT )
se VGS VT
se VDS VGS VT
se VDS VGS VT
(
(
(
)
)
)
ZONA DI
SPEGNIMENT O
ZONA LINEARE
o ZONA TRIODO
ZONA DI
SATURAZION E
Contrariamente a quanto accadeva per i bipolari, la zona lineare corrisponde al tratto inclinato del diagramma (VDS , ID) e quella di
saturazione con il tratto a pendenza nulla; si pu osservare ad occhio che sar...
.zona lineare
VD V G - V T
VDS piccola rispetto a VGS
.zona di saturazione
VD V G - V T
VDS grande rispetto a VGS
Si noti che, data la simmetria delle zone n+ di un MOS, assume il ruolo di drain quella a pi alto potenziale tra le due, lasciando
allaltra il compito di realizzare il source; non detto che source e drain non invertano i propri ruoli durante il funzionamento (es:
pass-transistor v. oltre)!
MOS a canale p
Relativamente ai MOS a canale p valgono, con segni opposti e versi delle disuguaglianze invertite, tutte le considerazioni e le
relazioni sopra osservate.
Masetti e Franchi - Appunti presi a lezione - Famiglie logiche
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Dato linnegabile vantaggio di avere una corrente di ingresso nulla (per la minore potenza dissipata, etc...), sar scontato lutilizzo
degli stadi a drain e a source comune, in quanto prevedenti lingresso sul gate, scartando quello a gate comune, dove IG non
rappresenta pi la corrente in ingresso.
Tra tali tipi di stadi si utilizza infine maggiormente quello a source comune, collegando S alla massa.
Stadio elementare a source comune
Lingresso posto sul gate G e luscita prelevata dal drain D; si suppone poi inserito tra questultimo e
lalimentazione VDD un bipolo di carico equivalente al resto del circuito; la parte che segue analizzer linfluenza del
tipo di bipolo di carico considerato sul funzionamento della porta.
Data la nullit di IG immediata lanalisi di pi stadi a source comune collegati in serie.
Bipolo di carico = resistore:
Partiamo ipotizzando di avere in ingresso il segnale basso:
VI = VGS = VI L = 0
ID = 0
mod.1
Essendo le porte a valle altri MOS con corrente IG nulla, attraverso R non scorre corrente:
n
I Gk = 0
EKC
k =1
I R = I D + I Gk = 0
VO = R I R = VDD = VOH
VGS
VDS
k =1
Ipotizzando, invece, lingresso alto:
VI = VGS = VI H = VDD
mod.1
grande
piccola
Il MOS lascia dunque circolare corrente ID e risulta cos:
VDS = VO = VDD RI R = VDD RI D = VOL
Per avere un buon valore di VOL possibile dimensionare opportunamente R tramite la relazione, ricavata dalla precedente...
R=
VDD VOL
= f1DD(VO ,OL )
L
ID
...ottenendo, tuttavia, valori troppo elevati (nellordine del k) per poter realmente implementare tale soluzione in un chip integrato
(nemmeno pensando di ricorrere alle resistenze di quadro delle piste stesse: ne servirebbero larghe 1m e lunghe oltre 1mm!).
Continuando a ragionare sullespressione di ID tramite la f1(...) si nota inoltre che R inversamente proporzionale a VOL:
VDD VOL
R
[(
] (
= I D = f1 (...) VDD VT0 VOL 12 VO2L VDD VT0 VOL
(VDD VT0 )VOL VDD >>VOL
VDD
R
R (VVDDDDVT ) VO1
0
L
Bipolo di carico = transistore MOS a canale n connesso a diodo:

Rinunciando a una relazione lineare tra corrente e tensione ai capi del bipolo di carico possibile ottenere
circuiti meglio dimensionabili ed efficaci.
Il circuito riportato a destra (), ad esempio, presenta un secondo transistore MOS ML , detto di carico,
con bulk connesso a massa e gate e drain cortocircuitati (non era possibile il cortocircuito G-S, invece, che
avrebbe fissato il punto di lavoro (0,0) nel grafico (VGS,ID) ).
In tale configurazione ML lavora sempre in regione di saturazione, in quanto:
VDS L = VGS L
VGS L VTn L
sempre
Essendo VSB 0,
inoltre, la tensione di soglia
transistore M, da cui la relazione:
I DL =
L
2
(V
GS L
VT L
L
2
((V
DD
VTL
non coincide con la
VT0
come nel caso del
VO ) VTL (VO )
Se lingresso VI assume il valore basso VIL, il transistore M , come noto, interdetto; dovrebbe
seguire una corrente ID nulla e, di conseguenza, una ISL nulla; in realt, dovendo essere VO = VOH, la
giunzione S-B di ML lavora ancora in inversa, continuando a pompare corrente, mentre la giunzione D-S
di M in diretta, riducendo cos il circuito a quello raffigurato a destra (), dove il valore esatto di Id si
trova come intersezione delle caratteristiche statiche dei due MOS (e dipende comunque notevolmente dalla
temperatura).
Risulta cos:
VOH = VDD VTn = VDD VT0 +
(V
OH
)]
+ < VDD
Questo dispositivo, molto in voga negli anni 70, ora in disuso.

Bipolo di carico = transistore MOS a canale n con doppia alimentazione:
Sebbene sia possibile pensare di realizzare il bipolo di carico con un transistore MOS non a diodo, ma con gate
GL mantenuto a potenziale costante da una seconda alimentazione VGG, ci si rivela irrealizzabile a causa
delleccessivo spazio richiesto dalle piste di metallizzazzione che portano lalimentazione.
Bipolo di carico = transistore MOS a canale p connesso a diodo:

Non soluzione applicabile, in quanto...
...cortocircuitando Gp e Sp la corrente IDp si fissa a un valore costante e nullo, giacch quanto risulta:
VGS p = 0
I Dp 0
...cortocircuitando Gp e Dp si ha invece un transistore operante in regione di saturazione, da cui gli stessi

difetti gi visti nel caso di un MOS a canale n:
VDS p VGS p VT p
I d = I Dn non trascurabile
Logiche Pseudo-CMOS o a rapporto

Il loro bipolo di carico realizza una rete di pull-up costituita da un solo MOS a canale p con gate
costantemente connesso a massa in modo da garantirne il funzionamento in saturazione; la rete di pull-down
invece costituita da MOS a canale n disposti come in una normale porta CMOS.
A dimostrazione del fatto che tale famiglia di porte logiche funzionalmente completa (cio in grado di
realizzare qualsiasi funzione logica richiesta) se ne analizza di seguito il circuito che realizza un NOR a N
ingressi.
A differenza dei problemi riscontrati nel tentativo di fissare il potenziale di gate di un transistore a canale
n, dovendo ora ottenere VGSp < 0 possibile disporre del terminale di massa gi presente non lontano,
senza introdurre ulteriori piste di metallizzazione per una seconda alimentazione.
Si ottiene cos
un valore
piano (VDSp, IDp):
VGSp = costante = - VDD ,
fissando dunque una precisa curva nel
|V G Sp | = V D D
Nota: nota per le convenzioni normalmente adottate, derivanti dalle

equazioni che regolano i MOS, si dovrebbe considerare - SPICE lo
fa, ad esempio IDn positiva se entrante nel drain, anche nel caso
dei MOS a canale p; si ottiene per cos una IDp sempre negativa
nei conti che seguono si assunto invece IDp positiva uscente dal
drain p, ma quando interesseranno radici o derivate di tale valore
occorrer ricordarsi dellinversione di segno da effettuare.

Caratteristiche delle porte pseudo-CMOS
Swing logico:
Nel caso lingresso assuma valore basso:
VI = VI L = 0 = VGS n
VDS p = v.curva I D
0 = I Dn = I D p
Mn OFF
p
= I D p VDS p
VO = VDD VDS p = VDD = VOH
)0
Leffetto di assorbimento di corrente IDn da parte del MOSn stavolta trascurabile in quanto la curva fissata nel piano (VDSp, IDp)
cui si fa riferimento, nuovamente riportata di seguito (insieme a quella relativa al MOS n), tracciata in scala lineare e riguarda
dunque amperaggi molto piccoli!
||ID|
IDn
||
IDp
|VGSp| VDD
(p)
VGSn = Vi = 0
(n)
||VDS|
Mp |VDSp| = 0
Mn
VDSn = VDD = VOH
Nel caso lingresso assuma invece valore alto:
VI = VI H = VDD = VGS n
Mn in zona lineare (anche perch VO = VDSn deve assumere valore basso)
I Dn = I D p
VDSp tale da lavorare in saturazione (v. curva IDp = IDp(VDSp) in figura )
I Dn = I D p
n (VDD VTn )VO =
=VOL
[
(V
n
DD
VTn VOL
p
2
n ' S n (VDD VTn )VOL
Sp
Sn
'
p
2
( V
( V
DD
p'
2
GS
VTp
VT p
S p VDD VTp
= 2 np ' ( VDD VTn ) 2 VOL

DD
VOL
Tp
Sp
Sn
Nota: detto (ad esempio =4) il rapporto tra n e p, a parit di

valori di VGS e VT la caratteristica del MOS Mp pu essere ricavata
da quella del MOS Mn scalandola di un fattore .
ID n
||
IDp
V D Sn = V O L
|V D S p | = V D D - V O L
E dunque possibile ottenere un adeguato VOL semplicemente agendo sul rapporto tra le sezioni del MOSp e del MOSn; in questo
modo possibile realizzare questi ultimi piccoli fin quanto il limite tecnologico costruttivo lo consente, a patto di mantenere il
rapporto voluto tra le sezioni delle loro aree di gate: si parla perci di circuiti a rapporto.
Tale rapporto comunque, in genere, non molto distante da 1.
Esempio: nel caso dei valori...
VDD = 3V
|VTp|=|VTn| = 0,8 V
n = 40 A/V2
p = 15 A/V2
...per ottenere un VOL = 0,3 V occorrer realizzare il rapporto (estremamente plausibile):
Sp / Sn = 0,73

Tempi di commutazione:
Gli accoppiamenti capacitivi presenti tra le varie porte in cascata (schematizzatibili come una capacit
CL tra VO e massa) allungano le durate dei transitori attraversati dalluscita a fronte di variazioni
dellingresso (ipotizzate nel seguito istantanee, per semplicit):
tpLH = R = rise-time:
Tempo di commutazione in salita
VI = VGS n = VDD = VI H
V = V = V = V
DS n
OL
CL
O
t = t0
M n = LIN
M p = SAT
VI = VGS n = VI L = 0
V = V = V = V
DS n
CL
OL
+ O
t = t0
M n = OFF
M p = SAT
VGSn = Vi = VDD
IDn= IDp
10A
Mp(t0-)
Mn(t0-)
Mn(t0-)
Mp(t0-) Mp(t0+)
|VGSp| VDD
Mn(t0+)
VOL = VDSn
(p)
|VGSp| VDD
Mn(t0+R) Mn(t1-) (n)
VDD-VOL = |VDSp|
VGSn = Vi = 0
Mp(t0+R) Mp(t1-) Mp(t1+)
Essendosi spento Mn, Mp si scarica (passando dunque dalla zona SAT alla LIN e infine alla condizione IDp = 0
attraverso la capacit CL (dunque caricata da IDp) secondo la relazione:
I D p (t ) = p [ f (VO )] = I C L (t ) = C L
dVO
dt
dt =
C L dVO
p f p (VO )
R =
VDD
e |VDSp|=0 )
CL
dVO
C L VO fin
p V =V
f p (VO ) p
Oin
OL
Il tempo di commutazione in salita risulta dunque proporzionale alla capacit CL e inversamente proporzionale al parametro p.
tpHL = F = fall-time:
Tempo di commutazione in discesa
VI = VGS n = 0 = VI L
V = V = V = V = V
DS n
DD
OH
CL
O
t = t1
M n = OFF
VDS p = 0
VI = VGS n = VDD = VI H
V = V = V = V
DS n
CL
OH
+ O
t = t1
M n = SAT
VDS p = 0
La capacit CL si scarica attraverso il MOS Mn e dunque per mezzo della corrente IDn; tuttavia, mentre VO si abbassa
aumenta |VDSp|, di modo che Mp fornisce nuovamente corrente: questultima IDp, confluendo in IDn, limita in parte la
corrente ICL proveniente da CL che entra in Mn, rallentando cos la scarica della capacit stessa.
||ID|
Mn(t1+)
|VGSp| VDD
IDn
||
IDp
VGSn = VDD
(p)
Mn(t1+F)
VGSn = Vi = 0
Mp |VDSp| = 0
||VDS|
(n)
Mn
|VGSp| VDD
Mp(t1+F)
VDD
VDSn =VDD=VOH
Mp(t1-) Mp(t1+)
Mn(t1-)
I punti di lavoro si spostano come in figura e valgono le relazioni:
CL
= I C L = I D n I D p = n f n (VO ) p f p (VO )
dVO
dt
F =
t1 + F
t1
dt =
VDD
CL
n V
OL max
dVO
CL
n
e quindi
dVO
dt = C Ln
R
F
CL
CL
p
n
f n (VO ) f p (VO )
n
n
p
= >> 1
Il tempo di scarica rimane comunque inferiore a quello di carica, poich avviene grazie a una corrente IDn maggiore di un fattore
>> 1 (lo stesso del rapporto tra n e p che determina VOL ) della corrente IDp tramite cui CL si carica:
Ai fini della minimizzazione dei tempi di commutazione occorrer dunque concentrarsi sul tempo di salita R.

Dissipazione di potenza statica:
Quando luscita a livello logico alto...
...la potenza dissipata nulla poich tutte le correnti del dispositivo sono nulle.
Quando luscita a livello logico basso...
...la potenza dissipata nonnulla poich entrambi i MOS Mn e
particolare, opera sempre in saturazione v. grafici precedenti).
( )
( )
( )
Pd = Pd VOL = VDD I DD VOL = VDD I D p VOL = VDD
p
2
(V
GS
Mp
VT p
sono attraversati da corrente (questultimo, in
) =V
2
p
DD 2
(0 V
DD
VT p
) =V
2
p
DD 2
( V
DD
VT p
Prodotto consumo-ritardo:
E il vero parametro caratterizzante una famiglia logica; intervenendo sul solo p sarebbe infatti possibile migliorare il
tempo di salita R incrementando la corrente IDp, ma ci avverrebbe a scapito del consumo di potenza statica, che si
eleverebbe notevolmente.
Per ottenere migliori prestazioni su entrambi i fronti occorre allora cambiare tecnologia e/o architettura: la caratteristica
di una famiglia logica non dunque il ritardo o il consumo, ma il prodotto consumo-ritardo!
Con riferimento al caso peggiore di entrambi fattori, questultimo pu essere calcolato come:
Pd R VDD
p
2
( V
DD
VT p
2 CL
p
CL
2
VDD VDD VTp
Numeri di transistori necessari: in corrispondenza di n ingressi occorrono n+1 transistori (quindi n-1 in meno
di una porta CMOS classica).
Capacit di ingresso: ognuno degli n segnali in ingresso sul gate di uno dei transistori MOSn presenti incontra una
capacit di ingresso minore che in una porta CMOS (in quanto il segnale stesso non portato anche al gate di alcun
MOSp v.oltre):
C in = COX L2 S n
Altro: Il minor numero di MOS necessari rispetto alle porte CMOS comporta anche un minor numero di nodi interni
e dunque la possibilit di ottenere prestazioni pi elevate in quanto meno inficiate dalla presenza di capacit
parassite da caricare e scarica in transitorio; questo vantaggio bilancia lhandicap del consumo statico di potenza in
modo tanto pi evidente quanto pi alto il numero degli ingresso, permettendo di fatto migliori tempi di
propagazione e fan-in pi elevati (sono tipicamente realizzati con tecnologia Pseudo-CMOS i decoder delle
memorie).
Riassunto: vantaggi e svantaggi delle logiche MOS a rapporto o Pseduo-CMOS
PROS
VH = VDD
Pd VOH = 0
( )
CONS
R F
Pd VOL 0
V 0
L
( )

NOR in tecnologia Pseudo-CMOS
Se per ogni indice i risulta Vi = VL allora luscita, a transitori esauriti, si porta al valore
VO = VOH = VDD in quanto nel MOS Mp non pu fluire corrente non esistendo un percorso
conduttivo che colleghi luscita VO a massa.
Viceversa, se esiste un indice i per cui risulta Vi = VOH allora la corrente portata dal
MOSp pu incanalarsi lungo li-esimo ramo della parte n e luscita, a transitori esauriti, si porta
al valore VO = VOL.
Poich il MOSp non si interdice mai (permettendo cos al MOSn,i di scaricare totalmente la carica
accumulatasi sul nodo di uscita) VOL non coincider con lo 0, ma il suo valore potr essere
calcolato a partire dalla considerazione che...
I S DM = I D S M
p
ni
...e che, al termine dei transitori, Mn,i ed Mp opereranno sicuramente, rispettivamente, in regione lineare e in saturazione, in
quanto per VOL non proprio uguale a 0, ma quasi risultano plausibilmente verificate le condizioni:
Mn,i LIN
VOL = VDS n < VGS n VTn = VDD VTn
ossia
VOL < VDD VTn
Mp SAT
VOL VDD = VDS p < VGS p VTp = VDD VTp
ossia
VOL < VTp
Dalluguaglianza delle due correnti segue allora...
I DnLIN =
n '
2
[(
n '
2
[(
S n 2 VDD VTn VOL VOL =
p'
2
S p VDD VTp
...e, nellipotesi che |VTp| = VTn :
S n 2 VGS n VTn VDS n VDS n = I D pSAT =
'S
VOL = VDD VTn 1 1 pn 'S np = VOL
p'
2
S p VGS p VT p
( )
Sp
Sn
Logica CMOS (ComplementaryMOS)

Invertitore CMOS
Per migliorare le prestazioni ottenute precedentemente si pu pensare di riconsiderare la configurazione
del transistore Mp sbloccandone il potenziale del gate Gp secondo lo schema riportato a lato ().
La funzione fx(VI) in ingresso a Gp dovr presentare le seguenti caratteristiche:
Permettere di rientrare, per VI = VL = 0, nel caso favorevole dello schema precedente (con bipolo
di carico dato da un MOSp con gate a massa) e dunque valere:
f x (VI )V = 0 = 0
I
||ID|
|VGSp VDD - Vi = VDD- 0 = VDD

IDn
||
IDp
Mp |VDSp| = 0
(p)
||VDS|
VGSn = Vi = 0
Mn
(n)
VDSn =VDD=VOH
VTn
Impedire il passaggio di IDp quando VI = VH = VDD , costringendo cos entrambi i MOS ad operare in condizioni di corrente
di drain nulla (in pratica come 2 rubinetti in serie sullo stesso tubo); per ottenere questo si pu ad esempio imporre...
0 = VGS p
VI =VDD
= VG p VS p
VI =VDD
...e dunque:
f x (VI )V =V
I
DD
= VG p
VI =VDD
= VS VDD
VGSn = VDD
(n)
VGSp = 0
VDSn = 0
(p)
VDSp = VDD
VTp
Si ottiene dunque...
f x (VI ) = VI
...da cui lo schema di invertitore CMOS raffigurato a destra.

Dissipazione di potenza:
In corrispondenza di entrambi i valori logici non circola corrente e dunque la potenza statica dissipata nulla:
Ps = 0
Sar ovviamente invece dissipata una potenza dinamica durante i transitori per caricare/scaricare CL da
VCL = 0 a
VCL = CL VDD2 e viceversa, ma il risultato raggiunto comunque buonissimo: in pratica come se si consumasse benzina solo
dando gas:
2
Pd = C LVDD
f
Swing logico:
Il valore logico altro continua ad essere VH = VDD come nel MOSn a source comune con bipolo di carico dato da un MOSp con
gate a massa; il valore logico VL invece automaticamente posto a 0 grazie alla mancata circolazione di corrente nel MOSp (che
permette dunque una totale scarica di CL attraverso il MOSn).
SL = VDD
Tempi di commutazione:
Non essendo pi presente il vincolo VOL p/n sar possibile giocare sul dimensionamento per ottenere...
R =F
...per sapere come, tuttavia, occorrer determinare i legami che tale famiglia di porte logiche presenta tra
tra p e R (v. oltre).
Masetti e Franchi - Appunti presi a lezione - Famiglie logiche 10

Caratteristica statica:
Ricaviamo VO = VO(VI) imponendo luguaglianza IDp = IDn ovvero:
I Dn (VI , VO ) = I D p (VI , VO )
Nel caso di entrambi i transistori MOS, si avr un funzionamento in regione di interdizione quando la tensione VGS oltrepassa
il valore di soglia VT (cio se VGSn VTn per Mn e se VGSp VTp per Mp); a tale situazione corrispondono i tratti 1 e
2 della caratteristica statica tracciata sotto, per i quali risulta:
1)
Mn OFF
VGS n = VI VTn
VI VTn
I Dn = I D p = 0
V = V
DD
O
2)
Mp OFF
VGS p = VI VDD VTp
VI VDD + VTp
VO = 0
Per valori di VI compresi nellintervallo [VTn, VDD+VTp] i MOS lavoreranno entrambi in saturazione o uno in regione lineare
e uno in saturazione; poich per ognuno di essi lentrata in saturazione avviene quando la VDS oltrepassa il valore VGS - VT
(cio se VDSn VGSn - VT per Mn e se VDSp VGSp - VTp per Mp) si possono allora individuare nel piano (VO,VI) le due
rette sparti-acque:
Mn SAT
VDS n = VO VGS n VTn = VI VTn
VO VI VTn
Mp SAT
VDS p = VO VDD VGS p VT p = VI VDD VT p
VO VI VT p
Si distinguono allora le regioni:

3)
Mn SAT, Mp LIN
[(
(V V
] (V V )
]
p VI VDD VT p (VO VDD ) 12 (VO VDD ) =

2
n
2
Tn
(man mano che Mn esce dallo stato di interdizione, Mp viene attraversato da corrente; aumenta cos |VDSp| e diminuisce VO)
4)
Mn LIN, Mp SAT
p
2
DD
VT p
) = [(V V )V
2
Tn
12 VO
(in modo duale al precedente, Mp esce dallo stato di interdizione, Mn viene attraversato da corrente, aumentano cos
VDSn e VO)
La regione ad alto guadagno corrisponde infine alla condizione di saturazione contemporanea di entrambi i MOS; poich in tale
stato si evidenzia lininfluenza di VO nella relazione IDn = IDp, ad esso corrisponde un tratto a VI = VI* = costante (quindi
verticale) della caratteristica statica:
5)
Mn SAT, Mp SAT
p
2
(V V
I
DD
VT p
) = (V V )
n
2
Tn
Definito allora r = p/n , ricordandosi delle convenzioni (in precedenza non rispettate) sul segno di IDp segue:
r VI VDD VT p = VI VTn
VI ( r 1) = VTn r VDD + VT p
VI = VI * =
r =1
VTn =VT p
r VI + VDD + VTp = VI VTn
VI (r +1) = r VDD + VT p + VTn
r VDD +VTp +VTn

r +1
Lintersezione della retta VI = VI * con la retta VO = VI determina

allora la soglia logica VTL della porta, che pu dunque essere resa
ottimale sfruttando il grado di libert nel dimensionamento dei MOS
per avere r = 1 e VTn = -VTp:
VTL
VO = VI
(1)
_
Mp OFF
VDD
VOH,min
(3)
= VI * = VDD
2
(5)
In tal caso, cadendo VTL in un punto di simmetria della caratteristica

statica, si uguagliano le correnti trasportate da Mn e Mp nei due
transitori e risultano uguali i margini di immunit ai disturbi NM0 e
NM1 e le ampiezze |VDD-VOHmin| e |VOLmax-0|.
Nota1: poich in realt non sar mai VTn = -VTp, il risultato VTL = VDD/2 andr ottenuto giocando anche
col valore di r (dunque 1).
Nota2: poich la derivata della caratteristica statica il guadagno di tensione, per ottenere un amplificatore
(e, magari, con esso, un oscillatore) occorrer polarizzare la porta MOS nella regione 5, cio in quella di alto
guadagno.
-VTp
(4)
VOL,max
-VTn
(2)
_
Mn OFF

Funzionamento in transitorio:
Facendo ancora riferimento a una capacit di carico
rappresentato a lato () corrispondono:
CL
collocata tra il morsetto
VO
e la massa, allandamento di
VI
VI = VDD
dV
t 0+ VO = VC L = VDD
C L dtO = I D (Vo )
n
C L si scarica a 0 tramite la sola corrente
di M n perch M p interdetto
VI = 0
dV
t1+ VO = VCL = 0
C L dtO = I D (Vo )
p
C L si carica a VDD tramite la sola corrente
di M p perch M n interdetto
M nOFF
t0 VI = VGS n = 0
V = V = V
DD
CL
O
M pOFF
t1 VI = VGS n = VDD
V = 0 = V
CL
O
Nel caso di soglie VTn e VTp uguali in modulo e di parametri n e p identici, le precedenti equazioni differenziali si
equivalgono (a parte il segno ovviamente), essendo uguali anche gli intervalli [VDD-VOHmin , VOLmax] che costituiscono gli estremi
della fase di carica/scarica di CL che origina il transitorio.
Considerando allora la sola equazione relativa alla scarica
di CL attraverso IDn, occorrer suddividere il tempo
di caduta F in due intervalli di durata F e F
corrispondenti, rispettivamente, al funzionamento in
saturazione e in regione lineare di Mn (individuabile
anche nei tratti in cui suddivisa la caratteristica statica).
Valgono infatti le relazioni...
dVO
L dt
[
]
[ ((
2n VDD VT 2
n
= I Dn (Vo ) =
n
2 VO 2 VDD VTn VO
VDSn VGSn VTn

quindi se VO VDD VTn
se
(
)
se VO VDD VTn
)]
...da cui:
F =
t 0 + F
t0
VOL max
dt =
VDD
VDD VTn
I D2C(VLO ) dVO = ' F + "F =
VDD
VDD VTn
'F = 2CnL (V 1V )2
DD
Tn
"F = 2CnL
=
=
=
VOL max
VDD VTn
CL
2
n 2 VDD VTn
CL
1
n VDD VTn
CL
2
n VDD VTn
CL
n
VOL max
2CnL (V 1V )2 dVO +
2CnL
VDD VTn
DD
Tn
dVO = 2CnL (V 1V )2 VDD VTn VDD =

DD
Tn
VDD
1
VO 2 VDD VTn VO
[(
VO
L
2CL
1
] dVO = = n 2(VDD VTn ) VDD VT
((
(V
Tn
2 (VDD VDD
Tn )(VDD VTn )
) ln 2 (V (VVOL )max(V ) ) =
DD Tn OL max
VTn
) (VDD VTn ) +
CL
2
n VDD VTn
g VDD , VTn ,VOL max
CL
1
n VDD VTn
) ln
1
2
VOL max
VDD VTn
) ln
((
=+
)(
(VOL max )
)(
(VOL max )
)=
[(
] dVO =
VTn
) (VDD VTn )
+ [2 (VDD 1VT )VO ] dVO =

n
[(
VO
) ln 2 (VDD VTn )VO
CL
2
n VDD VTn
) 2 ln
1
((
)]
VDD VTn
VOL max
)(
(VOL max )
2 VDD VTn VOL max
2 (VDD VTn ) (VOL max )

VTn
1
= (
=
) (V VTn ) + 2 ln
(V max )

DD

OL

[tempo ]
SAT

LIN

[numero puro ]
CL
2
n VDD VTn
VOL,max solo nel logaritmo:

dipendenza blanda.
CL
2
n 2 VDD VTn
2 VDD VTn VOL max
2 VDD VTn VOL max
1
VO
)]
) ln (VO ) ln 2 VDD VTn VO
max
CL
2
n VDD VTn
1
VO 2 VDD VTn VO
A
B
] = VO + [2 (VDD VTn )VO ] =
1
VO 2 VDD VTn VO
[(
[(
A 2 VDD VTn VO + BVO
[(
VO 2 V DD VTn VO
[(
A 2 VDD VTn VO + BVO =1
...e, ragionando in modo analogo:
R =
CL
2
p VDD +VTp
) (V
VT p
DD +VT p
) + 2 ln
1
((
)(
(VDD VOH min )
2 VDD VTn VDD VOH min
)}
A+ B = 0
1
DD VTn
A = B = 2 (V

Tempi di commutazione e fattori di forma
Analogamente allespressione appena ricavata...
R =
2C L
() = 2CL f R
p
p
...risulta anche...
F =
...dove, se
2C L
() = 2CL f F
n
n
| VDD - VOH,min | = | 0 - VOL,max | e | VTn | = | VTp | si ha che...
fF = fR
...e dunque:
R =F
Considerando allora i tempi di scarica e carica peggiori, cio quelli che avvengono attraverso il minor numero possibile di MOS in
parallelo e il maggior numero possibile di MOS in serie, da cui i fattori di forma equivalenti nel caso peggiore Sn,worst case ed
Sp,worst case , segue:
2C L 2C L
=
p
n
p = ' p S p worst = n = 'n S n worst
case
case
case
Esempio:
E possibile constatare, con un breve esempio numerico, come lordine di grandezza di F
rapporto CL/n, in quanto gli altri fattori presenti si mantengono circa dello.d.g. dellunit:
per
VDD = 5 V
VTn = 1 V
oppure per
S p worst =
'n
S n worst
' p case
sia definito esclusivamente da quello del
VDD = 3 V
VTn = 0,7 V
VOL,max
{...}
g(...)
0,1 VDD
0,5 | 0,3
1,60 | 1,63
0,80 | 1,42
0,2 VDD
| 0,6
1,22 | 1,24
0,60 | 1,08
0,5 VDD
2,5 | 1,5
0,64 | 1,67
0,32 | 1,58
Con riferimento a tali valori di tensione di alimentazione e soglia, nel caso si abbia...
n = n W/L
/L = 1
n = 50 A/V2
CL = 20 fF
...si otterrebbero i tempi di commutazione:
F = 200 psec
F = 350 psec
Preso un valore intermedio, ad esempio F = 300 psec, poich un ciclo di clock prevede due commutazioni dellinvertitore (LH) si
avrebbe:
TCK = 600 psec
fCK = 1,3 GHz
Per incrementare questo valore occorre diminuire CL migliorando il processo tecnologico con cui realizzato il transistore, ma poich
CL = S/d ci significa diminuire la sezione s del MOS; in alternativa si potrebbe pensare di aumentare n incrementando W/L,
cosa che per contrasta con lobiettivo di diminuire s, oppure laltro fattore n (dipendente dallo spessore dello strato di ossido).
Nota:
Abbiamo ipotizzato di poter rendere n = p grazie al grado di libert sul dimensionamento dei MOS; va notato allora che in tal caso,
poich n > p a causa della minore mobilit delle lacune, risulta:
p = n
' p S p = 'n S n
'p
'n
Sn
Sp
2,5 > 1 nella realt.
Essendo dunque intrinsecamente meno efficienti dei MOSn, i MOS a canale p dovranno essere realizzati prevedendo una maggiore
affinch sia soddisfatta la condizione di simmetria della caratteristica statica.
Sp

NOR in logica CMOS
Si tratta di una semplice modifica dellinvertitore precedentemente esaminato: il secondo
ingresso posto su un transistore MOS a canale n affiancato al primo, di cui condivide i
potenziali di drain e source; nella parte superiore del circuito il carico invece realizzato con
due transistori MOS a canale p uno di seguito allaltro, come due rubinetti in serie, ai quali
sono collegate le repliche degli ingressi VA e VB della porta.
Poich la tabella della verit di un NOR prevede le configurazioni...
VA
VB
VO
VL
VL
VH
VH
VL
VH
VL
VH
VH
VL
VL
VL
...il semplice fatto di aver replicato gli ingressi sui gate dei MOSp in serie realizza il
comportamento richiesto: un eventuale ingresso alto VH blocca il corrispondente MOSp e
gli impedisce cos di portare corrente (sia esso il primo o il secondo dei due), mentre accende
il corrispondente MOSn obbligandolo cos a scaricare luscita fino a VDSn = VOL = 0.
Dimensionamento dei parametri
La capacit di carico CL tra VO e massa si scarica se almeno uno dei segnali VA e VB si trova a livello logico alto; si pone
allora il problema di come dimensionare i parametri n e p, quindi Sp e Sn, per ottenere le stesse durate dei transitori viste
a proposito della porta NOT.
Se entrambi gli ingressi sono alti, entrambi i MOSn cooperano alla scarica della capacit, che dunque avviene pi velocemente del
caso, peggiore, in cui uno solo dei due MOSn consenta il passaggio di corrente: infatti, se solo VA alto il solo MOSn MnA che
scarica CL; la stessa cosa avviene per VB alto e il MOSn MnB.
Introducendo un po pi di pedici per chiarezza, dovremmo dunque porre:
S n worst = S nA, NOR = S nB , NOR

case
In fase di carica, invece, cio con VA e VB entrambi bassi, lo stesso transitorio visto per il NOT sar ottenibile se i MOS
MpA,NOR e MpB,NOR portano insieme la stessa ID del MOSp Mp,NOT.
Poich il fattore di forma equivalente di due MOS in serie dato, come per due resistenze in parallelo, dallespressione...
Seq =
S1S2
S1 + S 2
...supponendo identici i transistori MpA,NOR e MpB,NOR si avr:
S p worst =
case
S pA , NOR S pB , NOR
S pA , NOR + S pB ,NOR
S p ,NOR
2
Per avere F = R , ognuno dei due MOSp della porta NOR dovr quindi avere fattore di forma calcolato, con riferimento al caso
peggiore, come:
S p worst =
case
S p NOR
2
'n
'
S n worst = n S n NOR
' p case
'p
'
S p NOR = 2 ' np S nNOR
Secondo questa architettura, tuttavia, necessario un transisore MOSp (molto pi ingombrante di un MOSn) per ogni segnale di
ingresso; dati n ingressi, inoltre, ognuno di questi MOSp dovr avere fattore di forma:
S pI1 , NOR = S pI 2 , NOR = = S pI n , NOR = nS p , NOT
In queste condizioni pu invece rivelarsi migliore larchitettura, vista a proposito del NOT, che utilizzava come bipolo di carico
un unico MOSp col gate connesso a massa.

NAND realizzato con transistori MOS
Tenendo a mente lesempio degli interruttori, si disporranno i MOS in modo duale al precedente,
dovendosi CL scaricare solo in corrispondenza di entrambi gli ingressi alti ( MOSn in serie) e
caricare se almeno uno di loro basso ( MOSp in parallelo).
VA
VB
VO
VL
VL
VH
VH
VL
VH
VL
VH
VH
VL
VL
VL
Dimensionamento dei parametri

Ovviamente sar...
S p worst = S p NAND
case
S n worst = 12 S nNAND
case
...da cui, per ottenere
R = F :
S p worst = S pNAND =
case
'n
1 'n
S n worst =
Sn
' p case 2 ' p NAND

Considerazioni sulla realizzazione di funzioni in logica ComplementaryMOS
Nella porta NOT cos come in quelle NOR e NAND sempre la parte inferiore
mentre per la parte superiore p basterebbe un unico bipolo di carico.
che realizza la funzione logica richiesta,
Per questo motivo, poich nel NOR i transistori MOSn erano connessi in
parallelo, dora in poi per tale tipo di connessione si user la locuzione
connessione a NOR indipendentemente dal soggetto (ad esempio: nel NAND i
MOSp sono in parallelo e dunque sono connessi a NOR).
Analogamente, poich nel NAND i transistori MOSn sono connessi in serie, per
tale tipo di connessione si user dora in poi la locuzione connessione a NAND
indipendentemente dal soggetto (ad esempio: nel NOR i MOSp sono connessi a
NAND).
Tali locuzioni sono peraltro pi esatte del parlare di serie e paralleli: i transistori
sono infatti dotati anche di un terzo (e, volendo, di un quarto) morsetto.
Il fatto di realizzare la parte superiore p di una porta MOS mediante transistori
MOSp disposti in modo complementare ai corrispondenti MOSn della parte
inferiore n serve solo a migliorare le figure di merito del dispositivo; secondo
questo schema si pu allora affermare che:
n MOS = 2 n ingressi

Dissipazione di potenza nei circuiti CMOS
Possiamo riassumere nei seguenti 5 tipi fondamentali i contributi che, sommati, forniscono la potenza assorbita da un generico
dispositivo durante il suo funzionamento:
1) Potenza dinamica, assorbita durante la commutazione delluscita dal suo valore logico basso a quello alto (durante il
transitorio opposto, come noto, si scarica semplicemente a massa la corrente che aveva precedentemente caricato la
capacit di carico CL);
2) Potenza assorbita dalle capacit parassite dei nodi interni, anchesse da caricare durante i transitori;
3) Potenza assorbita durante il recupero di alee delluscita (glitch) ad esempio nel caso la nuova configurazione
definitiva degli ingressi ne mantenga il valore precedente, mentre quella da essi temporaneamente assunta in transitorio
la faccia cambiare;
4) Potenza di cortocircuito, assorbita durante la simultanea accensione delle logiche p ed n del dispositivo nel caso il
suo ingresso presenti fronti non istantanei;
5) Potenza statica, assorbita durante il funzionamento in condizioni di ingresso costante e transitori esauriti;
1) Potenza dinamica
Applicando in ingresso unonda quadra di periodo T, nota la forma generale per il calcolo della potenza dissipata, che risulta
proporzionale allarea sottesa dalla corrente entrante nel dispositivo dallalimentazione ai fini della carica di CL da 0 a VDD :
T
Pd = T1 VDD I DD (t )dt = = f 01C LVDD

2
area sottesa
da I DD (t )
Il parametro f01 appena introdotto rappresenta la frequenza con cui luscita commuta dal valore logico basso al valore logico alto
(comportando, quindi, la carica di CL ) e non detto che coincida con linverso del periodo T.
Esempio 1: se il dispositivo inserito in una pipe-line regolata da un periodo di clock Tck, ad esempio, il dispositivo sar chiamato in
causa solo in corrispondenza dei fronti di salita di questultimo:
f 01 <
1 1
2 Tck
1
2
f ck
La sua uscita, inoltre, passer da 0 a 1 solamente nella met delle volte al massimo, cio
qualora si consideri un andamento del tipo 0 1 0 1 0 1; detta allora P(01) la probabilit che
si verifichi tale commutazione risulta...
f 01 = P(0 1) f ck
...che, esprimendo P(01) come prodotto tra la probabilit P(0) che luscita sia attualmente
a 0 e la probabilit P(1) che essa
valga 1 nel prossimo periodo di clock, pu essere
posta nella forma:
f 01 = P(0 )P(1) f ck
Nel caso di un NOT, ad esempio, essendo P(0) = P(1) = risulta, banalmente:
f 01NOT =
1 1
2 2
f ck =
1
4
f ck
Nel caso di un NAND, invece, la cui uscita bassa solo in corrispondenza di una delle quattro configurazioni di ingresso:
f 01NAND =
1 3
4 4
f ck = 163 f ck
Esempio 2: calcolando il consumo di potenza

dinamica di un NOT si
ottengono,
qualitativamente, gli andamenti a destra ().
Per ridurre tale consumo di potenza si potrebbe allora

pensare di intervenire su...
VDD2, ma a parit di tecnologia una diminuzione
della tensione di alimentazione produrrebbe transitori
di durata inaccettabile:
t pHL =
2C L
n 'S n
I DS sat =
n '
2
(
S (V
f VDD , VTn , VOL = 0,1 VDD ,

n
DD
VTn
P(01) tramite CAD;

CL tramite evoluzione tecnologica e architetturale (linee brevi, aree di giunzione minime, layout interdigitati, etc...)

2) Capacit parassite dei nodi interni
A differenza del caso del NOT, la potenza assorbita ad esempio da un NAND durante il
transitorio deve tenere conto anche delle correnti necessarie a caricare le capacit parassite
dei nodi interni; con riferimento allo schema a lato () si ottiene cos un consumo di
potenza anche relativo alla carica dei nodi interni e valutabile come:
T
Pi = T1 VDD C X
0
dV X
dt
= T1 VDD [C x ]0DD
V
Vx
dt = T1 VDD
VTn
Vx
t =T
t =0
C x dVx =
= fV X 01C X VDD VDD VTn
3) Alee delluscita (glitch)

Sempre nel caso del NAND pu inoltre verificarsi il caso in cui due successive configurazioni di ingresso corrispondenti alla stessa
uscita ne provochino una temporanea alterazione a causa di una configurazione intermedia spuria.
Esempio:
Nel caso di una dissincronia tra i fronti degli ingressi del tipo rappresentato a lato (),
luscita indotta ad abbassarsi durante t, scaricando cos parzialmente CL.
Terminato lintervallo t si assiste nuovamente a una coppia di ingressi corrispondenti
alluscita alta; questultima dovr dunque tornare sui propri passi e richieder nuovamente
corrente per recuperare la parziale scarica di CL avvenuta durante t.
GLITCH

4) Potenza di cortocircuito
Considerando per semplicit un invertitore e rinunciando
allapprossimazione di fronti di ingresso istantanei, si introduce un
intervallo temporale, allinterno del transitorio, in cui entrambe le parti
logiche p ed n del dispositivo sono accese.
In queste condizioni, al valore della corrente
IDD(t)
entrante
dallalimentazione concorrono non solo la ICL(t) che normalmente si
carica CL fino a VCL = VDD = VoutH, ma anche una corrente IMN(t)
che il MOS Mn conduce verso massa. Risulta quindi...
I DD (t ) = I C L (t ) + I M n (t ) = C L
dVout
dt
+ I M n (t )
...dove pu essere utile stimare landamento assunto da IMn(t) nel

caso peggiore, ossia (come spiega il confronto appena sotto)
per CL = Cint + Cext = 0.
Approfondimento sul caso peggiore di dissipazione di potenza di cortocircuito: dal momento che la corrente che attraversa il MOS Mn
funzione della sua VDS si avr la dipendenza:
I M n (t ) = I M n (Vout (t ),Vin (t ), C L )
Poich CL rappresenta gli effetti reattivi

presenti nel dispositivi, immediato
realizzare che una bassa presenza di tali
effetti (quindi una CL 0 ) comporta
che le variazioni
delluscita
Vout
seguano rapidamente quelle
Vin
dellingresso; poich infatti...
Vout = VDS,Mn = vDS,Mn iMn

...risulta allora che
IMn,max
Vout = VDS,Mn , ossia se CL .
se
A CL corrisponde invece, come

mostrato dai grafici a lato (), un picco
IDD,max abbastanza limitato (a causa dei
bassi Vout presenti), seguito poi da una
lenta deriva verso 0: larea sottesa resta
piccola.
Ipotizzando allora che:
CL = 0
Vin = t
(caso peggiore)
(fronti non istantanei, ma comunque lineari: a rampa)
VLT = VDD
2
(simmetria)
(IDD a forme donda triangolari, anzich a cuspidi)
...si pu calcolare:
I DDmax = I DD
t2 +t1
2
= I DD V = I DDsat
LT
( )=
S ( V )
PCC = T1 VDD I DD (t )dt = T2 VDD I DD (t )dt = T2 VDD I DDmax

0
)
)=
=
I DDmax = I DD Vout = VLT = VDD
2
) (
t1 = t Vin = VTn = t t = VTn
) (
n '
2
VTn
t 2 t1
2
VDD
2
Tn
t 2 = t Vin = VDD + VTp = t t = VDD + VT p =
n ' VDD
DD S n
2
= T2 V
VTn 12

I DDmax
VDD +VT p VTn
VDD
2T
n '
S n
, ,
VDD
2
VTn
VDD +VTp
) (V
2
DD
+ VTp VTn
by parte by parte
in esame a monte

Il valore limite di PCC corrisponde alla condizione di un ingresso che operi alla massima
frequenza possibile, ossia che non presenti intervalli temporali in cui mantiene costante il
proprio valore.
Di questo tipo la forma donda a lato (), dove risulta...
T
2
= VDD
...e dunque:
PCClim = 12 I DDmax VDD 2VTn = I DDmax
VDD
2
VTn
Nonostante le potenze di cortocircuito realmente assorbite siano minori di tale limite (anche perch, nella realt, non
mai CL = 0 ), interessante determinare criteri di progetto per minimizzare PCC,lim.
Si pu, ad esempio, immediatamente notare che larea sottesa dalla corrente IDD
tanto pi grande quanto minore la pendenza del fronte di ingresso; detto allora r
il rapporto tra le pendenze dei fronti di ingresso e di uscita, ossia...
r=
input slope
output slope
...e E/E la frazione di energia richiesta dalla corrente di cortocircuito rispetto a

quella richiesta in un periodo...
E ECC
=
E
ET
...si ha, qualitativamente, landamento graficato a lato ( ).

5) Potenza statica
Preso lingresso costante Vin = 0 dellinvertitore (ad esempio), esaurito leventuale transitorio la porta logica non commuta pi e
non si dovrebbe perci avere dissipazione di potenza:
Vin = 0
M p ON
M n OFF
Vout = VDD
In realt non esattamente cos, a causa di:

.correnti sotto-soglia, presenti cio per
grafico a lato ();
VGS < VTn
come mostrato dal
correnti di
giunzione
in inversa
correnti sotto soglia
VGS
.correnti di giunzione in inversa, dovute al fatto che si possono pensare le giunzioni del
MOSn come quelle di un diodo polarizzato in inversa (e quindi attraversato da
correnti aventi densit dellordine di qualche pA / m2 a temperatura ambiente - tale
densit raddoppia poi circa ogni T = 10 C di temperatura);
D
B

Effetti reattivi e porte logiche CMOS in cascata
Considerando gli effetti reattivi noti per i transistori MOS, per un NAND seguito da un invertitore si avr ad esempio lo schema sotto
raffigurato ( ):
Dovranno allora essere abbandonate alcune delle ipotesi fin qui ritenute valide; occorrer infatti considerare:
.accoppiamenti ingresso - uscita;
.limitazioni al fan-in non comprese in CL ;
.fronti di ingresso non istantanei.
In particolare, la presenza di questi ultimi, ad esempio per lingresso
Vout
dellinvertitore, evidenziando lesistenza di un intervallo temporale t in cui entrambi i
MOS del dispositivo sono accesi, produce la nuova relazione in transitorio...
CL
dVout
dt
= I DS M I SDM
n
..da cui gli andamenti a lato e lespressione del tempo di propagazione tp,HL delluscita
dal valore logico alto al valore logico basso:
t pHL t pHL
per fronti
istantanei
( )
t slope 2
2
dove
del tratto inclinato

t slope = durata
dell'ingresso
Infine, dal momento si lavora con porte logiche in cascata dello stesso tipo, occorrer
ovviamente che i fronti di uscita siano congruenti con quelli di ingresso, cio circa uguali
a questi ultimi.
La dipendenza del tempo di propagazione dal fan-out d invece origine a una relazione
circa lineare per piccoli valori di questo ultimo (considerato tramite il valore di CL):
t pHL =
2 CL
n 'S n
f = t pint + CSnL F
dove
F=
determinab ile
sperimentalmente
Esempio: effetti reattivi dei nodi interni di un NAND a 4 ingressi...

Nei nodi intermedi, con tensioni...
con
k = x,y,z
Vk [0, VDD - VTh ]
...si hanno in effetti degli effetti reattivi di tipo capacitivo.
Supponendo le tensioni di ingresso I1 = I2 = I3 = VDD e che I4 commuti dal
valore logico basso a quello alto, per t = 0- si avr Vout = VDD sicch nella rete
n non circola corrente.
Il transistore Mp4 ha VDS,p,4 = 0 per cui I = 0, cio:
VDS = 0
ON
I =0
OFF (VGS VTh )
Mn1 opera dunque in saturazione e risulta:
Vx = VDD VTh = Vy Vz
Per t = 0
il transistore Mp4 si spegne e risulta:
I Cout = Cout
dVout
dt
La scarica dei nodi di uscita comporta dunque la scarica dei nodi interni.
Supposto invece che le tensioni di ingresso valgano I2 = I3 = I4 = VDD e che I1 commuti dal valore logico basso a quello alto, nella
rete n non circola corrente; il transistore Mn4 ha VGS,n,4 = VDD e quindi Vx = Vy = Vz = 0.
Le tensioni Vx, Vy, Vz commutano poi, per t = 0+.
t pint HL =
t pint LH =
n
Sn
n
n
Sp
f ' n2
(aumentando il numero degli ingressi, o fan-in, n, il valore di tp,int,HL cresce fortemente)
Non possiamo fare porte logiche con n maggiore di

4 o 5 e dunque, ad esempio per un NAND a 6
ingressi dovremmo fare ricorso a pi NAND a meno
ingressi, quindi a una struttura dotata di parallelismo,
come in figura:

Considerazioni riassuntive sulla tecnologia CMOS
I transistori MOS possono essere pensati come interruttori, accesi da unopportuna tensione di gate con lo scopo di
trasferire al loro drain il valore di tensione presente sul loro source:
La tensione di comando che abilita o meno il passaggio ovviamente quella presente sul gate, che consente (se alta
per i MOSn / bassa per i MOSp) di portare carica nel canale;
La maggiore o minore conduttivit dipende dalla maggiore o minore differenza tra i potenziali di source e di drain;
I MOSn trasferiscono completamente i valori bassi, mentre perdono una soglia - VTn negli alti e sono perci
tipicamente utilizzati come rete di pull-down del valore delluscita; analogamente, i MOSp trasferiscono
completamente i valori alti, mentre perdono una soglia - VTp nei bassi e sono perci tipicamente utilizzati come
rete di pull-up del valore delluscita.
Segue un breve riassunto delle caratteristiche distintive della logica CMOS:
Statica: per ogni livello logico in ingresso esiste un cammino a bassa impedenza (in questo caso tramite transistori
MOS accesi) che collega luscita ad una tra alimentazione VDD e massa GND.
Swing logico: massimo e indipendente dal dimensionamento dei parametri Sn e Sp dei MOS presenti.
VOL = 0
VOH = VDD
2) Non c passaggio di corrente tra VDD e GND in regime stazionario (cio a transitori esauriti).
Potenza statica:
Ps = 0
Dimensionamento dei transistori: dipendono invece dal dimensionamento di Sn e Sp i valori assunti da:
tp
Pd
NM
Numero di transistori necessari: in corrispondenza di n ingressi occorrono 2n transistori.

Capacit di ingresso:
C in = MOS su cui insiste COX LnWn + COX L pW p = Ln = L p COX L(Wn + W p ) = COX L2 (S n + S p ) = COX L2 S n (1 + )
l'ingresso considerato
Logica ECL
Bench storicamente importante, in quanto per un breve tempo persino pi performante della tecnologia MOS, la ECL (acronimo di
emmiter coupled logic) rappresenta ormai una tipologia di porte logiche in disuso.
Prevedono uno schema di base realizzato da...
...due gruppi di transistori bipolari con emettitori connessi a un unico generatore di corrente a pozzo e collettori collegati a due
diverse resistenze R di ugual valore aventi il compito di trasdurre in due diversi livelli di tensione il passaggio di corrente I0 che i
sottostanti bipolari permettono o meno sui loro lati.
...un gruppo di tali transistori contenete solo un valore di riferimento, laltro realizzante la funzione logica richiesta.
...altrettanti bipolari a collettore comune con tensioni di base realizzate dai suddetti livelli; dagli emettitori di questi poi
prelevata la vera e propria uscita della porta.
Invertitore ECL
Lo schema sotto riportato, corrispondente alla porta rappresentata a fianco (), verr di seguito analizzato come
strumento per una prima applicazione delle figure di merito.
Detta VR la tensione di riferimento (da scegliere poi opportunamente per migliorare le figure di merito) e supposte trascurabili le
correnti di base (quindi F >> 1) ed identici i transistori Q1 e Q2, entrambi operanti in regione normale diretta, il calcolo dei
valori nominali VL e VH avviene come segue...
I 0 = I E1 + I E 2
VBE 1
VI VS
V
V
I E1 = I S1e th = I S e th
VR VS
VBE 2
Vth
= I S e Vth
I E 2 = I S 2e
(dove Vth = KT/q la tensione termica chiamata VT di Elettronica applicata I )
...da cui:
I E1
IE 2
=e
VI VR
Vth
I0 = I E2
I E1
IE2
+1
IE2 =
I0
et
VI VR
1+ e Vth
I0
I E1 =
1+ e
VR VI
Vth
La differenza tra VI e VR determina dunque laumentare di una delle due correnti IE1 o IE2 a scapito dellaltra (essendo la
loro somma fissata) e determina dunque una relazione simmetrica del tipo rappresentato a lato, dove la regione di transizione pu
considerarsi conclusa per VI -VR = 3Vth in quanto:
VI-VR = 3 Vth
I E1 = 1+Ie03 0,95 I 0
regione di transizione
VI-VR

Applicazione delle figure di merito
Swing logico
Il valore basso VL di VI dovr consentire il totale sbilanciamento della coppia differenziale verso Q2 ...
VI = VL
I E1 = 0
I E 2 = I 0
t.c.
...e dunque non circolando in tale condizione alcuna corrente sulla resistenza
correnti di base):
I E 3 I 0 VBE 3 fissata
VO1 = Vx VBE 3 = VCC VBE 3 = VH
di sinistra (nellipotesi di poter trascurare le
VH = VCC - VBE
Sulla resistenza R di destra scorre invece lintera corrente I0 che diventer poi IE2 :
I E 4 I 0 VBE 4 fissata
VO 2 = V y VBE 4 = VCC RI 0 VBE 4 = VL
VL =
VCC - VBE - RI0
Lo swing logico rimane dunque molto limitato, in quanto pari (come verr giustificato tra poco) a:
SL = VH VL = (VCC VBE ) (VCC VBE RI 0 ) = RI 0 0,8 V
Tempi di propagazione
Essendo, come evidente, le porte ECL strutturalmente ingombranti, sensibili ai disturbi e caratterizzate da un assorbimento non
nullo di potenza statica, non potendo eliminare tali difetti si sceglie, nella loro realizzazione, lobiettivo di minimizzare il tempo di
propagazione (ma tali velocit sono oggi raggiunte anche dai MOS la famiglia ECL sempre meno usata); affinch ci avvenga
necessario che i transistori Q1 e Q2 non saturino mai, perch in tal caso le maggiori capacit da caricare/scaricare porterebbero a
transitori pi lunghi; i parametri R e I0 sono stati quindi scelti tali da mantenere sempre negative le loro tensioni VBC.
Con riferimento a Q1, ad esempio...
0 = VBC1 , max = (VI Vx )max = VH Vx max = (VCC VBE1 ) (VCC RI 0 ) = RI 0 VBE1
...da cui:
RI 0 = VBE ( 0,8 V )
I parametri a disposizione per migliorare le prestazioni restano dunque i soli valori scelti per la resistenza R e la corrente I0.
Margini di immunit al rumore
Al variare della tensione VI in ingresso si ottiene la caratteristica statica a lato (), dove VR
rappresenta la tensione di riferimento per la quale il guadagno Av massimo e su entrambi i
transistori scorre I0/2.
I margini di immunit al rumore
NM0
e
NM1
dipendono in massima parte dal
soddisfacimento delle richieste di simmetria per la caratteristica statica e di guadagno elevato in
corrispondenza della tensione di soglia logica VLT ; per soddisfare tali condizioni sufficiente
scegliere la tensione di riferimento VR , che gi naturalmente corrisponde al punto per la
quale Av massimo, in modo che coincida col valore mediano tra VL e VH viene in
questo modo garantita la simmetria della caratteristica e dunque la sua intersezione con la retta
per lorigine a pendenza +1 in corrispondenza della stessa tensione VR, portata cos a
coincidere con la tensione di soglia logica VLT . Risulta:
(VCC VBE )+ (VCC VBE RI 0 )
RI 0
VH +VL
VLT = VR =
Av V
R =V LT
( )
vO 1
vI V
R
= VCC VBE
vO 1 v x
v x vI V
R
= 1 g m V R =
1
2
1
2
IC
2
VR
Vth
R = 12
I0
2Vth
R = 14 VVBEth 40V,8th 8
Purtroppo, dipendendo VR da VBE e questultima da Vth , quindi dalla temperatura T, non sar
possibile imporre VR tramite un generatore di tensione, ma occorrer fare in modo che essa vari insieme a
VBE al variare di T, mantenendo cos il valore intermedio tra VL e VH.
Per la generazione di VR si ricorre allora allo schema raffigurato a lato (), dove si scelto di dimezzare
la corrente anzich la resistenza per motivi tecnologici e di dissipazione di potenza.
Grazie ai ragionamenti fatti nella pagina precedente, poich per VI [VL, VR-3Vth] risulta VO 95% VH
si pu porre...
NM 0 = VI L max VOL max (VR 3Vth ) VL = VR VL 3Vth = VH 2+VL VL 3Vth =
SL
2
3Vth =
RI 0
2
3Vth 325 mV
...e analogamente, considerando che per VI [VR+3Vth, VL] risulta VO (VL + 5% VL):
NM 1 = VI H min VOH min VH (VR + 3Vth ) = =
SL
2
3Vth =
RI 0
2
3Vth 325 mV

Potenza statica assorbita
Escludendo il circuito di polarizzazione ( cio il generatore di VR ), comune a tutte le porte integrate assieme a quella considerata,
la potenza statica assorbita risulta banalmente data da...
PS = 3 VCC I 0
...e considerando la sola porta di uscita invertente:
PS = 2 VCC I 0
Fan-out statico
l fan-out statico molto elevato, ma per la sua determinazione deve essere abbandonata lipotesi di trascurabilit delle correnti di
base in gioco; detti Q1,1 ... Q1,n i transistori di ingresso delle n porte connesse a valle di quella considerata, come mostrato () :
Se lingresso VI = VH , affinch luscita VO,1

dunque risultare nulle le loro IB1,1 ... IB1,n; risulta:
sia riconosciuta come alta dovranno spegnersi i transistori
VL + Vmax VO1 = VL + V = Vx VBE = VCC R I B3 + I C1 VBE = VCC R
I0
F +1
Q1,1 ... Q1,n e
+ I 0 VBE VL
I B 0
E dunque il numero di porte a valle non influenza il funzionamento;

Se lingresso VI = VL , nel calcolo della tensione di uscita VO,1 entrano in gioco anche le n correnti di base dei transistori
Q1,1 ... Q1,n a valle:
VH Vmax VO1 = VH V = Vx VBE = VCC R I B3 + I C1 VBE = VCC R I B3 + 0 VBE =
I
= VCC R FE3+1 VBE = VCC FR+1 I 0 + I B1 ,k VBE = VCC RIF +0 1 FR+1 nIF +0 1 VBE = VH n ( RI+01)2
F
k =1
Dal momento che il massimo scarto V accettabile determina il fan-out statico, risulta allora:
2
V = n ( RI+01)2
V = n ( F +1RI) 0Vmax
Anche valutando la resistenza differenziale di uscita si poteva verificare lelevato fan-out statico:
r0 =
rBE + Rg
F +1
// RE
rBE + R
F +1

Fan-out dinamico
Leffettivo fan-out della porta logica viene invece limitato dalle considerazioni dinamiche derivanti
dalla necessit di caricare le capacit Cin1,...,Cinn delle porte a valle, ossia unequivalente capacit di
carico CL esprimibile come:
n
C L = Cink = n Cin
k =1
In realt il carico dipende anche dalle capacit non lineare del transistore Q1 , sicch anche al nodo
Vx possibile pensare applicata una capacit Cx (molto minore, comunque, di CL); ad ogni modo,
essendo la velocit lobiettivo principale delle porte ECL, non saranno possibili grosse CL , le quali determinerebbero transitori di
durata superiore.
Per determinare equazioni analitiche atte a dimensionare il circuito in base al fan-out dinamico introduciamo allora le ipotesi di
carico rappresentabile tramite ununica capacit CL tra luscita VO1 e massa, fronti di salita e discesa istantanei di VI e
accensioni e spegnimenti automatici dei transistori bipolari presenti.
Inoltre, nonostante il variare di Vx durante i transistori, quindi di VBE3 (da cui un aumento esponenziale di IE3 ), la tensione VBE3
sar pensata costante durante tutto il transitorio, di modo che CL si carichi e scarichi a corrente costante.
Fronti di salita dellingresso:
VI = VL
Q = OFF
1
t=0
Vx = VCC
VO1 = VCC VBE = VH = VC L
VI = VH
Q = ON
+ 1
t=0
Vx = VCC RI 0 = per ipotesi VCC VBE
VO1 = VC L = VCC VBE
Quindi, poich risulta...
VBE3 = Vx VO1 = (VCC RI 0 ) (VCC VBE ) = per ipotesi 0
...il condensatore CL si scarica a corrente costante I0 (in tal caso, anche se VBE si alza, Q3 rimane spento):
CL
dVO1
dt
= I0
VO1, fin
t PHL =
VO1,in
CI 0L dVO1 = CI 0L [V ]VHH
V 0 , 5 (VH VL )
= CI 0L 0,5(VH VL ) =
1 CL
2 I0
RI 0 = 12 RC L
Fronti di discesa dellingresso:
VI = VH
Q = ON
1
t = 0 I E1 = I 0
V = V RI
0
CC
x
=
=
V
V
V
O1
CL
CC RI 0 VBE3 = VL
VI = VL
Q = OFF
1
t = 0

VO1 = VCL
Il transistore Q3 si accende e fornisce quindi la corrente IE3 necessaria alla carica di CL ; parte di questa corrente viene tuttavia
incanalata lungo il ramo del generatore I0 lasciando cos disponibile per la carica la sola quantit IE3 - I0 .
CL
dVO1
dt
= I E3 I 0 = ( F + 1)I B3 I 0 = ( F + 1) VCC RVx

VO1, fin
t pLH = ( RCF +L1)
VO1,in
VL + 0, 5 (VH VL )
dVO1
RI0
F +1 )
VCC VO1 VBE (
= (RCF +L1)
VL
(t )
I 0 = ( F + 1) VCC VRO1 VBE I 0
dVO1
VH VO1
= ( RCF +L1) ln
VH VO1,in
VH VO1, fin
)= (
RCL
F +1)
ln(2)

OR e NOR realizzati tramite porte logiche ECL
Sostituendo lo schema presentato allinizio con quello a due ingressi sotto riportato () si ha:
VA
VB
Vx
VL
VL
VCC
VO1
VO2
VH =VCC-VBE
VL
(come nel normale invertitore; tutta la corrente I circola su Q )
0
VL
VH
VCC-RI0
VL = VCC-RI0-VBE
(la corrente I circola tutta su Q )
VH
VCC-RI0
VH
VH
VL
VH
VL
(la corrente I circola tutta su Q )
0
VH
VCC-RI0
VL
VH
(Q e Q sono entrambi attivi e si spartiscono a met la corrente I )
A

Amplificatore differenziale ECL + stadio amplifiatore
Il dispositivo in figura molto veloce, ma presenta transitori di carica e scarica
non simmetrici tra loro. Infatti...
...se Vi < VR si ha Vo1 VCC e Uo = VCC - VBE.
In corrispondenza di un fronte di salita di Vi il transitorio attraversato da Vo1
molto veloce, in quanto si tratta di un nodo interno, e tale tensione si porta quasi
istantaneamente al nuovo valore Vo1 VCC - RCIC; la stessa cosa non avviene invece
per U0: il transistore Q3 si interdice e In scarica CL.
Viceversa, dato il legame esponenziale tra IC e VBE3, quando Q3 si attiva la forte
corrente di cui diventa portatore carica la stessa
CL
in modo molto pi rapido
rispetto alla precedente scarica; risulta cos F < R.
Miglioramenti allamplificatore differenziale ECL + stadio amplificatore

E possibile rimediare al difetto pensando di sostituire alla parte inferiore (rappresentata a
destra ) qualcosa di diverso dallattuale BJT Q4 con tensione di base costante VGG che
attualmente realizza il generatore di corrente; ad esempio, per simmetria con Q3 , qualcosa di
pilotato dalla tensione prelevata al nodo Vo2.
VBB
( cost)
In questo modo (), nello stesso momento in qui la tensione Vo1

spegne/accende Q3, la Vo2 accender/spegner Q4.
Si parla, ad esempio, di porta ECL con pull-down di tipo attivo (APD ECL) per un dispositivo realizzato secondo lo
schema seguente:
La circuiteria di corredo che polarizza Q4 serve a far
scendere la sua tensione di base da VCC attraverso step
di ampiezza VBE. Per tale dispositivo risulta:
Vin = VL
V7 = VCC
V13 = VCC VBE = VH

Vin = VH
+250 mV
V7 = VCC RC1 I C1

500 mV
V13 = VCC VBE RC1 I C1 = VL
250 mV
Lo swing logico dunque pari a circa 500 mV , il

che porta, come evidente, a bassissimi margini di
immunit rispetto ai disturbi;
Se Vi attraversa un fronte di salita istantaneo, il
corrispondente transitorio del nodo interno V7 sar
molto rapido, portando cos in interdizione Q3 e
provocando la scarica di CL attraverso IC4 ; infatti,
essendo V8 luscita non invertente rispetto a Vin,
essa attraversa un fronte di salita di ampiezza RIC2 500 mV, ma VCX non varia grazie alla presenza della
capacit CX, comportando cos che anche la tensione V10 presenti un fronte di salita.
Se, invece, Vi attraversa un fronte di discesa istantaneo, il transistore Q1 si spegne, V7 = VB,Q3 sale di circa
500 mV fino a VDD e V8 scende ora fino a VCC - RCIC2 e con essa V10 a causa della presenza di CX .
Tali dispositivi sono infatti molto veloci: per la loro realizzazione si ricorre dunque al meglio della tecnologia
bipolare; per contro presentano una grande dissipazione di potenza e sono perci da utilizzare con estrema
parsimonia e solo per particolarissime applicazioni (super-computer, etc...).
Tecnologia BiCMOS
E possibile pensare ad una tecnologia ibrida tra la CMOS e la BJT, che unisca i pregi delluna e dellaltra.
Tabella di sintesi
CMOS:
Pro:
.Pd ;
.NM ;
.packing density (basse capacit parassite);
.possibile integrazione di funzioni complesse su un unico chip;
Contro:
.la parte logica p una palla al piede;
Pro:
.
(v. ECL con APD);
.minore tensione equivalente di rumore rispetto ai CMOS;
.maggiore transconduttanza dei MOS;
.meglio nellutilizzo di tipo analogico;
.I/O pi veloci;
Contro:
.problemi di affidabilit dovuti alla necessit di ridurre le piste di metallizzazione e le

dimensioni dei transistori nonostante nel dispositivo circolino fortissime corrente (a causa del
legame esponenziale tra IC e VBE);
BJT:
BiCMOS:
Pro:
Contro:
.
parte di carica e scarica pilotata da dispositivo BJT;
.Pd
parte di comando pilotata da dispositivi CMOS;
.I/O flessibile (TTL, CMOS, ECL, ....);
.buoni anche sul piano analogico;
.latch-up free;
.Tempi di fabbricazione (necessari allimplementazione delle varie tecnologie);
.Costo (dovuto al personale necessario per il punto precedente);
Caratteristica statica
Il legame tra ID(VGS) di tipo al pi quadratico (in saturazione) nei
CMOS, mentre il legame IC(VBE) dei BJT di tipo esponenziale; la
caratteristica dei BiCMOS si colloca a met strada tra le due, tuttavia,
per capacit di carico tendenti a zero risulta inferiore agli stessi CMOS,
a causa delle capacit parassite, dovute alla maggiore complessit
realizzativa, che si evidenziano in tali condizioni.
Lutilizzo dei BiCMOS perci destinato alla necessit di ottenere
transitori molto rapidi in presenza di grandi capacit di carico (e al
fatto che siano per questo permessi costi maggiori ad esempio,
dunque, nei buffer e nei decoder delle memorie).

Invertitore BiCMOS
Schema di funzionamento:
Pre-uscita: un primo livello di transistori MOS realizzano

rapidamente (dovendo caricare solo nodi interni) la funzione
logica voluta, di seguito indicata come pre-uscita.
Tramite i segnali di ingresso e quello di uscita cos
disponibili vengono nel seguito controllati laccensione
e lo spegnimento dei due transistori bipolari adibiti
rispettivamente alla carica e alla scarica della capacit di
carico sul nodo di uscita vero e proprio.
Carica: il transistore bipolare di carica presenta lemettitore

direttamente collegato alluscita del circuito e la base comandata direttamente dalla tensione di pre-uscita:
Un livello alto di questa accende il BJT di carica, innescando cos il transitorio di salita (alzandosi VE , comunque,
durante il transitorio la VBE di questo diminuisce progressivamente);
Un primo transistore MOS di comando, anchesso comandato direttamente dalla pre-uscita, ha intanto il compito di interdire il
BJT di scarica:
Acceso da una pre-uscita alta, annulla la VBE del BJT di scarica collegandone di fatto a massa la base .
Scarica: durante tale fase, un ulteriore gruppo di MOS di comando si incarica di accendere il BJT di scarica collegandone la base
al nodo di uscita dellintero circuito; replicando tali MOS, in pratica, nuovamente la parte di logica n della funzione voluta...
Nel caso di segnali di ingresso tali da abbassare luscita, luscita del circuito e la base del bipolare di scarica risultano
collegate e, se la prima alta viene innalzata anche la seconda, innescando dunque il transitorio di discesa a causa della
VBE alta che cos si crea (VBE che comunque, data la scarica, diminuisce durante il transitorio);
Nel frattempo, la tensione di pre-uscita...
Assumendo valore basso interdice il BJT di carica.
Rispetto ad un invertitore realizzato con la normale tecnologia CMOS o BJT, il circuito rappresentato sopra presenta
due sostanziali vantaggi e due sostanziali svantaggi:
Contro 1:
ABiCMOS >>ACMOS
Dato il numero di transistori presenti richiesta una maggiore area di silicio realizzare la porta logica.
Contro 2:
SLBiCMOS SLCMOS - 1,2 V
La presenza di un bipolare tra lalimentazione e luscita e tra luscita e massa comporta un passaggio di
correnti sporche dovute alla polarizzazione inversa che si verifica tra il collettore e il substrato di Q1, tra
lemettitore e il substrato di Q2 (credo, ndPisi, ma oggi Masetti ha dato il peggio di s); per il calcolo del
minimo e del massimo valore assunto dalluscita perci necessario considerare i cali di tensioni che
conseguono a questo fenomeno (pari, in entrambi i casi, a circa 0,6 V = V ).
Pro 1:
Ps = 0
La dissipazione di potenza statica nulla, grazie allentrata in interdizione dei MOS presenti, che impediscono
cos la circolazione di corrente in condizioni statiche.
BiCMOS << CMOS
Pro 2:
I tempi di commutazione si riducono sensibilmente, dal momento che lintervento dei bipolari durante i
transitori fa s che le cariche / scariche di CL avvengono grazie a correnti (F + 1)
volte pi grandi della normale ID di un MOS.
Infatti, ad esempio nel transitorio da Vout,H = VDD - V a Vout,L = 0 + V , a causa
delle minori capacit parassite presenti sui nodi interni [1] e [2] i transitori relativi
a tali nodi potranno essere considerati subito esauriti, riducendo cos il circuito a quello
mostrato a lato (), dove la scarica di CL affidata alla corrente ICL, per la quale
risulta:
CL
=
dVout
dt
M 2 in SAT
M 2 in LIN
= I C L = I D M + I CQ = Q 2 in R.N.D. I DM + F I BQ = EKC I DM + F I DM =
2
(
(
+ 1)
+ 1)M 2
M2
2
(V
(V
DD
VBEQ2 VT
)(
) (
21 VDD VBEQ
DD VBE Q VT VDD VBE Q
2
)
2
Analogamente a come, grazie a Q2 la scarica di CL avviene tramite IE,Q2, grazie allaggiunta di Q1 la

sua fase di carica avviene mediante IE,Q1.

Miglioramenti allinvertitore BiCMOS
E possibile rimediare alla limitazione sullo swing logico introdotta dai BJT affiancando ad essi due ulteriori MOS M5
ed M6 il cui intervento continui la carica (scarica) di CL fino a VDD ( 0 ) anche dopo lentrata in saturazione
dei bipolari.
Esempio: durante il transitorio di carica di CL, quindi durante il passaggio da Vout,L a Vout,H,
una volta raggiunta...
Vout,H = V[1] - VBE,Q1 = VDD - VBE,Q1
...il bipolare Q1 si spegne, mentre M5, essendo in zona lineare, continua a fornire un po di
corrente, fino ad accompagnare Vout al valore VDD.
NAND a BiCMOS
E possibile realizzare una rete NAND (sebbene con SL
non corretto) secondo lo schema:
Tristate inverter BiCMOS

E realizzato secondo lo schema seguente:
Quando EN = 0 il circuito non in grado n di caricare

n di scaricare la capacit di carico CL.
I transistori M9 e M10 realizzano in pratica un
invertitore di controllo dal quale il segnale di enable
entra poi nel tristate vero e proprio, realizzato dal gruppo
di MOS M1, M2, M3 ed M4.
Logiche a PASS-TRANSISTOR
Si basano sulla possibilit di utilizzare i transistori MOS come veri e propri interruttori, sfruttandone inoltre la simmetria dei
terminali di drain e source; i circuiti realizzati a PASS-TRANSISTOR presentano la struttura tipica di una matrice di interruttori
pilotati da N ingressi e in grado di fornire ununica uscita.
Questi circuiti sono particolarmente convenienti per realizzare quelle funzioni in cui entrano in gioco i segnali sia in forma vera
che in forma negata (come ad esempio nei MULTIPLEXER).
Circuiti a PASS-TRANSISTOR realizzati con MOS a canale n

In tali porte, sia la scarica del nodo di uscita (come gi nelle porte CMOS) che la sua carica sono realizzate per mezzo della corrente
di drain di uno stesso transistore a canale n.
O Oltre che distare una soglia dal valore della tensione di alimentazione (come in parte noto e, comunque, spiegato di seguito), il
valore logico alto delluscita risente anche delleffetto body in quanto i transistori utilizzati non hanno differenza di potenziale nulla
tra i propri terminali di source (utilizzato dai segnali in gioco) e bulk (a massa).
Esempio
Il circuito in figura () realizza la funzione logica descritta dalla seguente tabella della verit:
VA
VB
VOUT
0
0
VDD
VDD
0
VDD
0
VDD
0
0
0
VDD - VTn
Infatti:
Se VB = VDD e VA = 0, per qualsiasi tensione VOUT il nodo OUT si trover a potenziale pi alto del nodo A : OUT
realizzer il drain del MOS M1 , mentre A ne costituir il source; dato il basso potenziale di gate, M2 risulter poi interdetto,
permettendo cos di concentrare lattenzione sul solo M1 .
Identificati allora i terminali a cui riferirsi, possibile stabilire che M1 risulta acceso, in quanto...
VGS M = VB VA = VDD 0 > VTn

1
...consentendo dunque il passaggio di corrente; questultimo si arrester non appena il drain ( OUT ) avr raggiunto lo stesso
potenziale del source ( A ), dunque per:
VOUT fin = VA = 0
Se invece VB = VDD e VA = VDD, il nodo A dovr essere considerato, per motivi duali a prima, il drain del MOS M1 ,
mentre il nodo OUT ne costituir il source; dato il valore del segnale B , M2 continua a risultare interdetto.
M1 risulta acceso, in quanto...
VGS M = VB VOUTin = VDD VOUTin > VTn
(nellipotesi che il valore di OUT non sia gi inizialmente quello finale)
...e il passaggio di corrente cos determinato verr interrotto a causa dellinterdirsi di M1 prima che VOUT raggiunga il valore alto
VA = VDD (in quanto i MOSn, come noto, perdono una soglia nel trasferire i valori alti); risulta...
VOUT fin = VOUT t.c. M 1OFF = VOUT t.c. VGS M1 = VTn = VOUT t.c. VB VOUT = VTn = VOUT t.c. VDD VOUT = VTn
...quindi:
VOUT fin = VDD VTn

Non essendo in tal caso il source ( OUT ) allo stesso potenziale del bulk, luscita risente anche delleffetto body; risulta:
VTn = VTn +
0
(V
SB
VS,M1 = VOUT
VOUT = VDD VTn +

0
(V
OUT
)]
VB = 0
sul suo
Infine, se VB = 0 risulta accesso il solo MOS M2 e la tensione nulla
source B (necessariamente tale, in quanto a potenziale certamente minore o uguale di OUT ) viene trasferita
al suo drain OUT ; la realizzazione di cui sopra allora equivalente allo schema riportato a lato ().

E
evidente,
rispetto
alla
realizzazione CMOS (brevemente
riportata sotto ), il guadagno in
termini di numero di transistori
utilizzati e dunque di occupazione
darea e capacit parassite.
MULTIPLEXER a PASS-TRANSISTOR
Dovendo realizzare la funzione logica....
MUX:
OUT = A SEL + B SEL
... ottenuto tramite lo schema circuitale ():
Seguono concetti riportati con riferimento al caso del multplexer, ma validi in generale per lintera tipologia di porte logiche a
PASS-TRANSISTOR.
Caratteristiche, vantaggi e svantaggi
1) Tempi di commutazione: la carica delle capacit sul nodo OUT avviene, purtroppo, attraverso dei transistori MOS a canale n
che, oltre a far perdere una soglia a tale valore, diventano come noto sempre meno conduttivi man mano che VOUT si avvicina
al valore richiesto (dato il funzionamento dapprima in saturazione, quindi in regione lineare causato da VGS = VDD - VTn e
VDS = VDD VTn ).
2) Swing logico: poich i MOSn perdono una soglia nel trasferimento dei valori alti, diminuiscono rispetto alle logiche CMOS i lo
swing logico e i margini di immunit ai disturbi.
Al fine tali di rigenerare i valori nominali 0 e VDD dei segnali da trasferire, necessario inserire dei buffer di ripristino
(realizzati secondo la normale logica CMOS) ogni prefissato numero di stadi a PASSTRANSISTOR in cascata.
Nel caso del MULTIPLEXER ci ad esempio realizzato dallo schema a lato ():
In tale schema, tuttavia, risulta a regime non nulla la dissipazione di potenza
apportata dalla presenza dellinvertitore, in quanto questultimo riceve in ingresso una

tensione VOUT = VDD - VTn < VDD tale da mantenere in conduzione sia il MOS Mn
che il MOS Mp e consentire di fatto il passaggio di corrente tra VDD e GND :
cos com, questa soluzione non accettabile.
Unaltra possibile realizzazione del MULTIPLEXER con tecnologia PASS-TRANSISTOR prevede laggiunta allo schema fin
ottenuto al putno precedente di un MOSp che, ricevendo sul gate la tensione VOUT1 in uscita dal buffer invertitore, si assuma
(se attivato da VOUT1 = 0 ) il compito di condurre
VOUT
fino a VDD,
facendole dunque recuperare la soglia mancante.
Questultimo transistore, tuttavia, si oppone di fatto alla scarica delle capacit
presenti sul nodo OUT in caso di passaggio di VOUT da VDD a 0; il suo
dimensionamento deve dunque essere condotto con estrema attenzione, al fine di
renderlo efficace in fase di carica ma sufficientemente meno conduttivo di M1
(attraverso il quale fluisce la corrente da OUT a A in fase di scarica di VOUT )
da garantire che sia possibile ottenere
VOUT < VDD + VTp
prima del suo
spegnimento (attuato poi dalla sequenza VOUT VOUT1 Mp OFF ).
Altri dispositivi realizzati con logica a PASS-TRANSISTOR

EXOR con tecnologia PASS-TRANSISTOR
EXOR:
OUT = A B + A B
EQUIVALENCE con tecnologia PASS-TRANSISTOR

Equivalence:
OUT = A B + A B

Circuiti a PASS-TRANSISTOR realizzati con MOS a canale p
Dualmente ai circuiti precedentemente esposti, possibile realizzare logiche a PASS-TRANSISTOR anche servendosi di transistori
MOS a canale p.
Esempio
Nello schema seguente:
Se VB = VDD il transistore interdetto e il nodo OUT abbandonato a s stesso (quindi al raggiungimento di un valore di
tensione dipendenti dagli accoppiamenti capacitivi su di esso presenti, quindi a una lenta scarica dovuta alle correnti di perdita).
Indicati con j gli eventuali nodi accoppiati ad OUT tramite effetti capacitivi, risulta:
VOUT =
C j V j
C j
Se VB = 0 e VA = VDD A diventa source del MOSp e VGS = 0 - VDD < VTp consente laccensione del transistore stesso; il
passaggio di corrente prodottisi si arresta al raggiungimento di una tensione nulla tra gate ( A ) e source ( OUT ) , dunque per...
0 = VDS = VOUT fin VA = VOUT fin VDD

...quindi:
VOUT fin = VDD

Se, invece, VB = 0 e VA = 0 il source del MOSp viene costituito dal terminale OUT e il transistore obbligato a operare in
saturazione; IMp = 0 a regime si realizza se VGS = VTp ossia se 0 - VOUT = VTp, portando dunque la tensione di uscita a valere
VOUT = - VTp > 0.
Note sullutilizzo dei MOS come interruttori

Se V1 = VDD collegato ad altre parti del circuiti (condizioni di bassa impedenza), il circuito raffigurato sotto a sinistra ( ) non
pu essere considerato un interruttore ideale, in quanto:
a) per
VCK = VDD
b) durante il fronte di VCk
il transistore / interruttore perde una soglia,

trasferendo cio solo VOUT = VDD - VTn
presente laccoppiamento di clock dato da
VOUT = VCK
c) per
VCK = 0
CGSOV
CGSOV + COUT
esistono correnti di perdita Ileakage che causano

il degrado
COUT
dVOUT
dt
= I leakage
costringono ad operazioni di refresh.
Analoghe considerazioni possono essere svolte se V1 si trova scollegato dal resto del circuito (condizioni di alta impedenza):
a) per
VCK = VDD
b) durante il fronte di VCK

c) per
VCK = 0
avviene ridistribuzione di carica tra C1 e COUT;

ancora presente accoppiamento di clock;
esistono le stesse correnti di perdita di cui sopra.
Logiche a TRANSMISSION GATE

Abbinando luso dei MOSp e dei MOSn possibile pensare di recuperare la soglia che si sottrarrebbero allo swing logico usando
MOS di un solo tipo, ottenendo cos il completo trasferimento ad OUT della tensione di A , pilotato dal segnale B secondo lo
schema, detto transmission gate:
Entrambi i transistori operano sia per la carica che per la scarica durante la fase centrale del transitorio, ma solo uno di essi si
incaricher di condurre
transistore.
VOUT
fino al valori limite
VDD ,
sopperendo cos allo spegnersi prematuro dellaltro
Tuttavia, la presenza dei transistori a canale p comporta una grande occupazione di area.
Esempi di dispositivi realizzati con logica a TRANSIMISSION-GATE

MULTIPLEXER a due vie realizzato con PASS-TRANSISTOR e transmission gate
Logiche dinamiche MOS - Porte DOMINO

Questa tipologia di porte logiche realizzata da dispositivi dinamici (ossia dotati di frequenza minima di funzionamento, dato il
mantenimento delle loro uscite grazie a condizioni di alta impedenza deterioramento nel tempo necessit di operazioni di
refresh) seguiti da invertitori CMOS che ne permettono il collegamento in cascata.
Logiche MOS dinamiche
Prima di affrontare la spiegazione del funzionamento di unintera porta DOMINO, ci si concentra per ora sulla sola sua parte
dinamica, tralasciando momentaneamente la presenza dellinvertitore CMOS a valle di essa.
Il circuito a lato () costituisce lo schema generale di tale tipo di porte:,
E previsto un ingresso di clock CK, il cui valore permette di distinguere tra una fase di
precarica e una di valutazione allinterno del funzionamento della porta logica.
Il MOS Mp prende il nome di transistore di precarica e, attivato nel solo semiperiodo

basso del CK , provvede a portare a VDD la tensione presente sul nodo OUT di uscita
(permettendo, tramite la sua accensione, un cammino conduttivo tra lalimentazione e
lusicta); lintervallo di tempo in cui esso opera prende il nome di fase di precarica.
Viceversa, il MOS Mn prende il nome di transistore di valutazione e il suo periodo di
accensione individua appunto la fase di valutazione, durante la quale viene chiamata in causa
la restante logica a MOSn.
Il valore di tensione in uscita significativo solo durante la fase di valutazione, a transitori esauriti; pu infatti esistere un
cammino conduttivo a bassa impedenza tra luscita e massa solo durante tale fase e, comunque, solo se ai segnali in ingresso
corrisponde laccensione di una configurazione di MOSn tale da permettere la scarica di VOUT attraverso di essi e, quindi,
attraverso il sottostante transistore di valutazione.
In dipendenza dai segnali in ingresso e dalla funzione logica realizzata dai MOSn centrali, durante la fase di valutazione luscita
viene portata al valore basso 0 o mantenuta in condizioni di Hi-Z al valore logico alto VDD (raggiunto durante la precedente
fase di precarica), accettandone leventuale degrado nel tempo dovuto alla presenza di correnti di perdita e di accoppiamenti con i
circuiti a valle.
NAND in logica MOS dinamica

Il circuito a lato () realizza un NAND in
logica MOS dinamica; si suppone, per la
seguente analisi, di mantenere costanti e alti
gli ingressi B e C e di far variare il solo
ingresso A:
Se il clock basso, viene interrotto il
percorso tra OUT e GND indipendentemente
dalla configurazione degli ingressi ( Mn
infatti spento) e luscita si porta al valore
logico alto.
Se il clock alto, si accende il MOS Mn
e la tensione di uscita si porta al valore logico basso se ci permesso dalla configurazione degli ingressi; in caso questo non
avvenga, la mancanza di un cammino conduttivo sia verso GND che verso VDD genera uno stato di alta impedenza al terminale
di uscita, il quale preserva cos il valore logico alto di tensione, precedentemente raggiunto in precarica.
Porte MOS dinamiche in cascata
Supponendo che alluscita OUT del precedente NAND venga collegato lingresso di un NOT del tipo a
fianco (), anchesso in logica MOS dinamica, la forma donda descritta dalla tensione di uscita VOUT2
di questultimo a fronte dei precedenti andamenti mostra limpossibilit di collegare in cascata due porte
logiche di questo genere (ossia puramente MOS dinamiche, cio prive dellinvertitore CMOS intermedio
normalmente previsto nella logica DOMINO).
La fase di precarica avviene in parallelo per entrambe le porte.
La prima fase di valutazione, per VOUT , prevede lo spegnimento del MOS MOUT, cosa che per avviene solamente per VOUT
sufficientemente bassa; linvertitore dovrebbe in tal caso presentare uscita VOUT2 alta, ma a causa del fenomeno appena descritto la
tensione ai capi di COUT2 viene inizialmente decrementata, data lesistenza di un intervallo temporale in cui entrambi i MOS MOUT
e Mn2 risultano attivi: il valore raggiunto da VOUT2 prima dello spegnimento di
MOUT non determinabile in base a considerazioni qualitative e comunque non
risulta riconoscibile come valore logico da eventuali porte logiche a valle.
Tutto funziona invece a dovere in presenza di fronti di salita degli ingressi.

Logiche a DOMINO
Pur essendo (ovviamente) previsto di trattare con ingressi a valore logico basso in presenza di una porta MOS dinamica, il transitorio
di scarica che questi, se prodotti da altre porte MOS dinamiche a monte, attraversano durante la fase di valutazione per portarsi
appunto al valore basso non permette, come visto, di collegare porte MOS dinamiche direttamente in cascata tra loro.
Per impedire che luscita si assesti su livelli non significativi a causa di parziali scariche, occorre impedire agli ingressi delle porte
MOS dinamiche di attraversare transitori di discesa durante la fase di valutazione; ci reso possibile dallinserimento di un
invertitore CMOS tra ogni coppia di successive porte MOS dinamiche in cascata.
La nuova tipologia di dispositivi cos ottenuta prende il nome di DOMINO e presenta la particolarit di poter realizzare solo funzioni
logiche espresse da combinazioni non negate dei suoi ingressi (allo stesso modo in cui le porte CMOS realizzano esclusivamente
funzioni logiche espresse da combinazioni negate dei loro ingressi): non infatti ovviamente possibile prevedere di negare luscita
con un ulteriore inverter, perch si riotterrebbero gli indesiderati fronti di discesa in ingresso alla successive porte MOS dinamiche.
Nota: Nei successivi disegni, la capacit COUT presente al nodo OUT in ingresso allinvertitore CMOS, detta anche capacit di memorizzazione,
rappresenta linsieme delle capacit di giunzione presenti al nodo OUT e delle capacit di ingresso presentate dallinvertitore CMOS stesso.
Porte MOS dinamiche + invertitori CMOS in cascata

Applicando tale principio alla precedente cascata di un NAND in logica MOS dinamica e di un NOT CMOS si ottiene:
OUT
OR in tecnologica MOS dinamica a DOMINO

E descritto dallo schema circuitale sulla destra ().
Data la diversa conduttivit tra MOSn e MOSp e dati i fattori di forma equivalenti
presentati da MOS collegati in serie o parallelo, cos come trattando con le porte
CMOS, a parit di tempi di commutazione, si ottimizza loccupazione darea
realizzando funzioni logiche a NAND, trattando con le porte DOMINO (che
realizzano funzioni non negate degli ingressi) risulta conveniente realizzare
funzioni logiche a OR.
OUT
OUT1

Caratteristiche, vantaggi e svantaggi
La seguente analisi condotta ponendo particolare accento sul confronto con le porte CMOS:
1) Dinamicit: pu verificarsi (a differenza che nelle porte CMOS, statiche) la mancanza di un percorso a bassa impedenza che
colleghi il terminale di uscita allalimentazione o alla massa.
2) Swing logico: il transistore di precarica Mp e quello di valutazione Mn realizzano, rispettivamente, la rete di pull-up a VDD
e di pull-down a 0 delluscita; lo swing logico quindi massimo, come nelle porte CMOS, e pari a VDD.
3) Margini di immunit ai disturbi: tali margini sono tuttavia molto minori che nei circuiti CMOS, in quanto il valore di uscita alto
viene mantenuto tramite una condizione di alta impedenza: in tale condizione, eventuali disturbi e rumori non vengono
riassorbiti (come invece avviene nelle porte CMOS, grazie al cammino a bassa impedenza che collega luscita a massa o
allalimentazione).
4) Potenza dissipata: grazie al segnale di clock e ai transistori di precarica Mn e di valutazione Mp ,
nulla di potenza statica (caratteristica tipica delle porte CMOS).
Ps = 0
si realizza una dissipazione
( Mn e Mp sono pilotati dal clock, dunque mai contemporaneamente in conduzione)
2) La potenza dinamica invece calcolabile secondo una formula analoga a quella Pd = f CL VDD2 vista per le porte CMOS; al
posto della normale capacit di carico al nodo di uscita vanno per considerate sia la capacit di carico COUT sul nodo di uscita
della porta MOS dinamica interna che la capacit di carico COUT,1 sul nodo di uscita dello stadio invertitore finale, ottenendo:
Pd = f COUT + COUT1 VDD
2) Questa potenza non riguarda tuttavia solo i transitori di carica / scarica del nodo di uscita dovuti a cambi di configurazione
degli ingressi: in una porta DOMINO, infatti, a differenza che in una porta CMOS, se gli ingressi sono tali da produrre unuscita
VOUT bassa e si mantengono costanti per pi periodi di clock, i periodi successivi al primo vedranno lo stesso variazioni della
tensione di uscita, in quanto in fase di precarica avviene comunque, ad opera di Mp , la carica di COUT e solo in fase di
valutazione questultima verr nuovamente scaricata, ad opera di Mn .
Luscita della porta MOS dinamica non pu rimanere bassa, ma durante la fase di precarica si porta comunque al valore alto,
scaricaricandosi poi in fase di valutazione: viene dissipata potenza dinamica ad ogni periodo di clock! Lespressione pi corretta
dunque:
Pd = f CK COUT + COUT1 VDD
2) A differenza delle porte CMOS, grazie alla presenza dellinvertitore finale le porte DOMINO non conoscono mai fenomeni di
glitch, ossia di variazioni non desiderate (e quindi da recuperare, dissipando potenza dinamica) delluscita a seguito di fronti non
allineati nei segnali di ingresso.
2) Nel caso di segnali che permettano lo scaricarsi delluscita verso massa, le porte DOMINO presentano un contributo di
potenza di corto circuito Pcc dovuto alla temporanea simultanea attivazione dei MOS Mn e Mp durante il fronte di discesa
del clock (finora pensato come istantaneo, ma in realt dotato di pendenza finita):
CK
PCC 0
2) Si genera in questo caso un percorso conduttivo dallalimentazione a massa.; invece assolutamente trascurabile la potenza di
cortocircuito dissipata in corrispondenza del fronte di salita del clock.
5) Dimensionamento: grazie al basso numero di MOS impiegati (e dunque alle basse capacit parassite associate ai nodi interni) i
tempi di propagazione ottenuti risultano decisamente migliori che nei dispositivi CMOS; inoltre, mentre questi ultimi prevedono
cariche e scariche sia attraverso MOSn che attraverso i pi lenti MOSp, le porte DOMINO contemplano solamente scariche (in
fase di valutazione) attraverso MOSn (pi conduttivi dei MOSp).
6) Numeri di transistori necessari: in corrispondenza di n ingressi occorrono n+2+2 transistori, ossia quelli necessari a
realizzare la funzione logica + quelli per la gestion del clock (MOS di precarica e di valutazione) + quelli dellinverter MOS
finale.
7) Come gi visto a proposito dellOR MOS DOMINO, inoltre, data la diversa conduttivit tra MOSn e MOSp e dati i fattori di
forma equivalenti presentati da MOS collegati in serie o parallelo, realizzando le porte DOMINO funzioni non negate dei propri
ingressi risulta conveniente realizzare funzioni logiche complesse privilegiando le connessioni a OR (cos come, trattando con le
porte CMOS, a parit di tempi di commutazione si ottimizza loccupazione darea realizzando funzioni logiche a NAND).
7) Capacit di ingresso: sono determinate dai soli MOS a canale n, gli unici che ricevono sui propri gate i segnali in ingresso
(mentre nelle porte CMOS gli ingressi entrano anche sui gate di MOS a canale p).
5) Ogni porta DOMINO, tuttavia, riceve in ingresso non solo i segnali veri e propri, ma anche il clock, apportando dunque al
buffer di questultimo un grande carico capacitivo, pari alla somma delle capacit di gate del MOS di precarica Mp e di quello
di valutazione Mn .

Problemi delle porte DOMINO
Fase di valutazione: correnti di perdita e accoppiamenti di linea; frequenza minima di funzionamento
La frequenza massima di funzionamento ovviamente quella tale da garantire la corretta propagazione del segnale ed dunque
stabilita, come sempre, in funzione del numero di stadi presenti in cascata, della loro complessit e quindi della durata dei transitori
di carica e scarica delle capacit di carico.
Trattandosi di dispositivi dinamici, tuttavia, le porte DOMINO presentano anche una frequenza minima di funzionamento, al di sotto
della quale non possibile preservare le informazioni contenute nei segnali propagati: il clock delle porte DOMINO non pu mai
essere fermato ne assumere frequenze inferiori a un ben determinato valore.
Correnti inverse di giunzione Ij : se in fase di valutazione luscita VOUT di una porta MOS dinamica deve mantenersi a
livello logico alto, il nodo OUT da cui essa prelevata viene a trovarsi in condizioni di alta impedenza; tale nodo, tuttavia,
idealmente considerato isolato, invece collegato rispettivamente allalimentazione e a massa tramite le capacit delle giunzioni
drain-bulk del MOS di precarica Mp e dei MOSn dei segnali, tutte polarizzate in inversa.
Dette giunzioni permettono quindi il flusso delle rispettive correnti di polarizzazione inversa e portano dunque alla scarica della
capacit COUT secondo la relazione:
COUT
= I jk
dVOUT
dt
...dove:
Le correnti inverse di giunzione Ij si intendono sommate se corrispondenti a giunzioni

drain-bulk tra OUT e VDD sottratte se corrispondenti a giunzioni drain-bulk tra
OUT e GND (si ricordi che il bulk dei MOSp, nella parte superiore del circuito,
connesso allalimentazione, quello dei MOSn, nella parte inferiore, connesso a massa).
Considerando che esiste un valore minimo VOH,min di VOUT tale da permetterne il riconoscimento
come valore logico alto da parte dellinvertitore CMOS seguente, esister allora anche una massima
escursione VOUT,max = VOUT - VOH,min ammissibile per VOUT ; integrando la precedente equazione tra
VOUT e VOH,min si ricava allora la massima durata tmax della fase di valutazione:
t max =
COUT VOUTmax
I jk
k
...da cui la durata massima del periodo di clock e, banalmente, la sua frequenza minima:
Tmax = 2 t max
f min =
1
Tmax
Esempio:
Nel caso dellOR a DOMINO precedentemente analizzato (e qui riportato a lato mettendone in
evidenza le capacit di uscita COUT e COUT,1 ) le giunzioni drain-bulk polarizzate in inversa
presenti realizzano lo schema:
OUT
OUT 1
C OUT
GND
GND
Permettendo il flusso delle rispettive correnti di polarizzazione inversa, tali giunzioni portano quindi alla scarica della capacit
secondo la relazione:
COUT
dVOUT
dt
C OUT,1
COUT
= 2 In I p
Considerando per semplicit In = Ip, si ottiene:
t max =
COUT VOUTmax
In
Supponendo, infine, di trattare con i valori numerici...

In = Ip = 1 pA
COUT = 10 fF
...si ottengono i risultati:
Tmax = 10 msec
tmax = 10.10-15 0,5 / 10-12 = 5 msec
VOUT,max = [VDD - (VDD+VTp) ] = 0,5 V

fmin = 1 / Tmax = 0,1 10+3 = 100 Hz
Capacit di accoppiamento: La durata del periodo di clock (o, meglio, del semiperiodo di valutazione) deve essere
inoltre sufficientemente breve da garantire che durante la fase di valutazione la tensione VOUT , idealmente mantenuta
al valore logico alto grazie alle condizioni di alta impedenza del nodo OUT , non scenda al di sotto di VOH,min a
causa di fenomeni di accoppiamento capacitivi con eventuali altri nodi Y.
Se questi accoppiamenti sono presenti, infatti, il nodo isolato si presenta come un partitore di tensione del tipo a lato
() e, trascurando ora le correnti inverse di giunzione, mantenendosi costante la carica presente sul nodo, si potr
scrivere...
QOUTin = nodo QOUT fin

isolato
VOUTin COUT + VOUTin VYin C ACC = VOUT fin COUT + VOUT fin VY fin C ACC
VOUT = VY
C ACC
C ACC + COUT
La tensione al nodo OUT, dunque, si degrada in modo tanto pi evidente quanto pi alta la capacit di accoppiamento di
linea CACC.

Fase di valutazione: ridistribuzioni di carica tra i nodi interni
Un altro fenomeno la cui presenza tende a degradare, diminuendolo, il valore di VOUT in fase di valutazione dato dalle
ridistribuzioni di carica che intercorrono tra la capacit di memorizzazione COUT e le altre capacit CX presenti a nodi X interni
ai quali il nodo OUT sia collegato a bassa impedenza (indipendentemente dallassenza di un cammino conduttivo fino a massa
dovuta allalta impedenza realizzata da altri sottostanti MOSn ).
Nel caso, ad esempio, della porta DOMINO raffigurata a destra () e
realizzante la funzione...
OUT1 = (A + B )C
...se VC = VB 0, ma durante la fase di valutazione si assiste ad un fronte di

salita di VA, luscita dovrebbe rimanere al valore alto grazie alla condizione
di alta impedenza causata dallo stato OFF del MOS MC.
Sul nodo X sono invece in realt presenti gli effetti reattivi dati dalle varie
capacit di giunzione ad esso collegate; pensando di raccogliere in CX tra
X e GND il loro effetto complessivo, si ottiene il circuito...
Poich la massima tensione assumibile da parte del nodo OUT

ovviamente il valore logico alto VDD , mentre il massimo valore di
tensione assumibile da parte del nodo X VDD - VTn (in quanto MA ,
avendo canale di tipo n, perde una soglia nel trasferire i valori alti),
chiaro che i nodi X e OUT costituiranno, rispettivamente, il source e
il drain di MA .
...dove, essendo Mn acceso, VOUT e VX risultano collegate da un percorso a bassa impedenza.

Esaurito il transitorio, essendo isolata la parte del precedente circuito ( ) cerchiata in rosso, dovr risultare invariata la carica
complessiva sulle armature superiori di CX e COUT e nullo il flusso di corrente attraverso il MOS MA.
Questultima condizione verificata solo nei seguenti due casi...
IMA = 0
(A)
M A OFF
VGS M A = VTn
(B )
M A ON
con
V DS M A = 0
V DD V X = VTn V X fin = V DD VTn

V X = VOUT < V DD VTn
fin
VOUT fin > V DD VTn
fin
...il primo dei quali ovviamente preferibile, in quanto comporta un minore degrado del valore (alto) da mantenere in uscita; il
verificarsi di (A) o di (B) dipende dal rapporto esistente tra le capacit CX e COUT, in quanto, se ad esempio VX,iniz = 0 :
VX iniz = 0
VX fin = VOUT fin = VOUTiniz
COUT
COUT + C X
= VDD
COUT
COUT + C X
Ipotizzando di ricadere nel caso (A) si ricava poi la condizione sul rapporto CX/COUT :
VDD
COUT
COUT + C X
> VDD VTn
COUT
COUT + C X
Tn
> 1 VDD
1
C
1+ C X
OUT
X
<
1 + CCOUT
C X < COUT 1VTn 1 VDD / VT pressoch COUT

1 V
DD costante enpari a 1/5
1
VTn
DD
1 V
CX
COUT
Tn
> 1 VDD
<
VTn
DD
1 V
1
1 15
1 = 14 COUT
Per porte logiche pi complesse si possono tuttavia avere nodi interni con CX > COUT ; per evitare allora che risulti, come
nel caso peggiore (B) , VOUT,fin < VDD - VTn indispensabile ottimizzare al massimo il layout del dispositivo.
Se anche questo non fosse sufficiente si rende necessario ricorrere alla precarica a VDD di tali nodi attraverso lintroduzione di
opportuni PASS-TRANSISTOR; infatti, se VX,iniz = VOUT,iniz = VDD , allora anche VX,fin = VOUT,fin = VDD da cui una
ridistribuzione di carica nulla.
In questo modo, tuttavia, aumentano il carico del clock e la potenza dissipata; si creano, inoltre, ulteriori effetti reattivi parassiti
sui nodi precaricati e dunque maggiori capacit da caricare/scaricare, da cui tempi di propagazione pi elevati.
Accoppiamenti di clock
Nelle porte DOMINO evidente un accoppiamento di clock delluscita durante i fronti di salita di questultimo, quando laumento
della tensione VG,Mp sul gate di Mp tende a produrre un incremento di VOUT.
Infatti, quando il clock passa dal valore basso al valore alto il MOS Mp si spegne e, se gli ingressi sono tali da produrre un uscita
alta, VOUT viene a trovarsi nelle gi viste condizioni di alta impedenza; al nodo OUT sono tuttavia presenti anche fenomeni di
accoppiamenti capacitivi, a causa della capacit di giunzione gate-drain CGD,Mp di Mp ; essendo aumentata VCK = VG,Mp , tali
accoppiamenti tendono ad aumentare anche VOUT , fino a valori persino maggiori della tensione di alimentazione VDD.

Retroazione
Si visto come le correnti di perdita IP (o Ileakage ) determino lesistenza di una frequenza minima di funzionamento delle porte
DOMINO e come lefficienza di queste sia ulteriormente limitata da accoppiamenti di linea, accoppiamenti di clock e ridistribuzioni
di carica sui nodi interni.
Esiste tuttavia una soluzione in grado di risolvere contemporaneamente tali problemi, eliminando alla radice il problema del degrado
temporale del valore logico alto di VOUT durante la fase di valutazione: analogamente a quanto visto a proposito delle logiche a
PASS-TRANSISTOR, tale soluzione consiste semplicemente nel retroazionare luscita VOUT1 dellinvertitore sul gate di un MOS a
canale p Mp2 incaricato di innalzare a VDD la tensione VOUT (in pratica trasferendo a questultima il valore della tensione di
alimentazione).
Il nodo OUT diventa cos un nodo a bassa impedenza, ma aumenta il carico in uscita allinvertitore CMOS e quindi il tempo di
propagazione ad esso associato.
Il MOSp Mp2 , inoltre, si oppone alla transizione opposta (cio alla scarica di VOUT ) e andr quindi oculatamente
dimensionato in modo da non impedirla, progettandolo cio meno conduttivo del MOS a canale n equivalente alla parte logica n
della porta dinamica.
Porte DOMINO in cascata

Nella prima porta DOMINO di una cascata, il MOSn Mn necessario in precarica per precludere, indipendentemente dalla
configurazione degli ingressi, qualsiasi cammino conduttivo tra VOUT e la massa, lasciando cos che Mp porti VOUT a VDD.
Nella porte successiva alla prima, invece, tutti gli ingressi sono a loro volta uscite di stadi invertitori CMOS di porte DOMINO e
vanno dunque a 0 in fase di precarica, interdicendo cos i rispettivi transistori a canale n: in tali porte, dunque, gli stessi ingressi
impediscono il formarsi di un cammino a bassa impedenza tra OUT e massa, rendendo dunque superflua lintroduzione di un
ulteriore MOS a canale n quale lo stesso Mn.
Logiche NORA
Breve descrizione
Il nome deriva dalla concatenazione dellinizio delle parole no race ed indica la possibilit di collegare porte logiche dinamiche in
cascata senza che il dispositivo ottenuto presenti corse critiche o transizioni proibite.
Ci possibile semplicemente secondo lo schema seguente...
...ossia collegando porte dinamiche alternativamente pilotate dal clock e dal suo negato e prelevandone luscita, rispettivamente, tra
la circuiteria riguardante gli ingressi e il MOS di precarica e tra la circuiteria riguardante gli ingressi e il MOS di pre-scarica.
= O
prescc arica
= VDD
= VDD
valutazione
= O
Manca lo stadio finale invertitore, presente invece nelle porte DOMINO, ma sono presenti numerosi MOS a canale p, per giunta
di grandi dimensioni (al fine di ottenere la stessa conducibilit dei MOS a canale n);
Occorre inoltre disporre sia del segnale di clock che del suo negato.

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Il MOS lascia dunque circolare corrente ID e risulta cos:

VDS = VO = VDD RI R = VDD RI D = VOL

= I D = f1 (...) VDD VT0 VOL 12 VO2L VDD VT0 VOL

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