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in ogni istante di tempo, l'uscita dipende esclusivamente dalla

combinazione (funzione logica) degli ingressi in quel istante

Circuiti combinatori (sequenziali) = circuiti non rigenerativi(rigenerativi)

Combinatorio Sequenziale

Circuito Circuito Out

In Out In
Logico Logico

Stato

Out = f (In) Out = f (In, precedenti In)

I circuiti combinatori CMOS si dividono in:

- logica tradizionale CMOS (FCMOS)

Circuiti statici è - logica a rapporto
- logica a pass-transistor

- logica DOMINO
Circuiti dinamici è
- logica np-CMOS (NORA)

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- in condizioni statiche, ogni uscita di una porta logica è connessa

alle alimentazioni (VDD, VSS) o a massa mediante un percorso a
bassa resistenza
- l'uscita di una porta assume sempre il valore corrispondente alla
funzione logica implementata dal circuito (tranne nei transienti)

Struttura di un circuito statico FCMOS

VDD

In1
In2 PUN (Solo dispositivi PMOS)
In3

F(PUN) = G (PDN)

In1
In2 PDN (Solo dispositivi NMOS)
In3

VSS

- Pull-Up Network (PUN) e Pull-Down Network (PDN) sono reti duali

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- ampi margini di rumore: VOH e VOL rispettivamente a VDD e VSS

- consumo di potenza statico nullo: in condizioni statiche, non esiste
un cammino diretto tra VDD e VSS (generalmente, a massa)
- tempi di salita e discesa confrontabili: condizione ottenibile seguendo
un appropriato dimensionamento dei dispositivi

Analisi di tp con il modello ad interruttore

capacità di carico CL dominante

RON
, =

VDD VDD
VDD
Rp Rp Rp
Rp A B B
A
Out
Rn Rp
Out CL A
B
Rn CL Out
A Rn Rn Rn CL
A B
A

Invertitore NAND a 2 ingressi NOR a 2 ingressi

tp=0.69 RONCL

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Calcolo del valore di RON

- RON dipende dalle condizioni di funzionamento

- per l'analisi manuale, usare un valore di RON costante dato dalla media
dei valori ai due estremi delle regioni di funzionamento

- il calcolo è analogo a quello svolto per le correnti, ossia:

per tpHL à Vout1=VDD Vout2=VDD/2

per tpLH à Vout1=0 Vout2=VDD/2

Dimensionamento dei dispositivi

- dipende dalla disposizione degli ingressi (2N MOS per N ingressi)

- progetto per avere caratteristiche simmetriche statiche (NML=NMH)
e dinamiche (tpHL=tpLH)
- progetto svolto nelle condizioni di lavoro più sfavorevoli (worst-case)
VDD

B
12
porta logica D+A(B+C) A
6
C
12

D 6
- Multipli della dimensione minima Out
- Diversi valori di mobilità (mn@ 2.5 : 3mp) A
2
D 1
B 2 C 2

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- fan-in M elevato (>4): occorrono 2M MOS (area eccessiva), aumentano

capacità complessiva e resistenza serie del MOS
- fan-out N elevato: aumenta la capacità CL di carico di un fattore pari a
N*2CG, con CG capacità di gate del singolo MOS

t P = a1M + a 2 M 2 + a 3 N

porta NAND CMOS

VDD

A1 A2 A3 AM

2
Il termine a2M opera su tpHL ed è dovuto a: Out
A1
a) aumento della resistenza NMOS A2
b) aumento della capacità NMOS
A3

4.0

tpHL AM
3.0
tp (nsec)

2.0 dipendenza tp
quadratica

1.0 tpLH
dipendenza
lineare

0.0
1 3 5 7 9
Fan-in M

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1) Aumento delle dimensioni dei MOSFET

- Attuabile solo se la capacità del fan-out è dominante

2) Dimensionamento progressivo dei MOSFET

Out - Rete a parametri RC distribuiti

CL - Possibilità di riduzione di tp di oltre il 30%
InM MM
CMM = CL

C3 C M M -1 = C L + C M
In3 M3
.............................

In2 M2 C2 C M 1 = C L + ....+ C 3 + C 2 + C 1

In1 M1 C1 M1 > M2 > M3 > ...>MN

3) Ordinamento dei MOSFET

capacità CL carica, M1 ultimo MOS ad accendersi

cammino critico cammino critico

Out Out
CL CL
In3 M3 In1 M1

In2 M2 C2 C2
In2 M2

In1 C1 C3
M1 In3 M3

scarica di C1+C2+CL à tpHL lento scarica di CL à tpHL veloce

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4) Ottimizzazione del progetto logico

5) Isolamento degli effetti di fan-in e fan-out (buffering)

CL
è CL

Full Adder in configurazione classica e semplificata

VDD
VDD
Ci A B
A B
A
B
Ci B
CO=AB+Ci (A+B)
VDD
A
X
Ci
Ci A S
Ci 28 dispositivi
A B B VDD
A B Ci A

Co B

V DD

VDD V DD A

A B B A B Ci B
Kill
"0"-Propagate A Ci
Co
Ci S
A Ci 24 dispositivi
"1"-Propagate
Generate
A B B A B Ci A

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ridurre il numero di dispositivi rispetto a FCMOS

VDD VDD VDD

carico carico VT < 0 carico

resistivo RL NMOS PMOS
VSS
Out Out Out
In1 In1 In1
In2 PDN In2 PDN In2 PDN
In3 In3 In3

VSS VSS VSS

carico resistivo carico attivo NMOS carico pseudo-NMOS

(già osservate nell'analisi della famiglia NMOS)

- escursione logica inferiore a VDD - VSS : livello logico basso VOL > VSS
- consumo di potenza statico non nullo: se PDN è accesa, esiste
un cammino diretto tra VDD e VSS (generalmente, a massa)
- tempi di commutazione asimmetrici: il tempo di carica è dominante

t p LH µ R PUN C L t p HL µ (R PUN / / R PDN ) C L

- una porta logica ad N ingressi richiede N+1 dispositivi

- ogni ingresso è connesso ad un solo MOS (effetto di carico =CG)

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carico PMOS che lavora con VSG=VDD - VSS (no effetto body)

VDD

(VSS=0)
Out
porta NOR a quattro ingressi
CL
A B C D

Per VOUT <|VTp| è PMOS in saturazione

Per VOUT >|VTp| è PMOS in zona lineare

VOH =VDD (come CMOS complementare)

Calcolo di VOL è NMOS in zona lineare, PMOS saturo

ö kp
( )
2
æ VOL 2
k n ç (VDD - VTn )VOL - ÷= V - VTp
è 2 ø 2 DD
æ kp ö
Pongo VTn =|VTp|=VT è VOL = (VDD - VT )çç1 - 1 - ÷÷
è kn ø

Calcolo di VM è NMOS saturo, PMOS in zona lineare

æ (V - Vout )
2
ö
kn
2
(
Vin - VT n )
2
(
= k p çç VDD - VT p
è
)(V
DD - Vout )- DD

2
÷
÷
ø
kp
Vout =Vin=VM è VM = VT + (VDD - VT )
kn + kp

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Potenza statica dissipata

kp
( )
2
PS ( Vout = VOL ) = VDD I OL = VDD VDD - VT p
2

Indicazioni nel progetto di pseudo-NMOS

1) Per ridurre PS è IOL deve essere piccola

2) Per avere basso VOL è IOLRPDN deve essere piccola

3) Per ridurre tpLH è IOL deve essere grande

4) Per ridurre tpHL è RPDN deve essere piccola

Curva di carico delle logiche a rapporto

1
Generatore di corrente
IOL (normalizzata)

0.75

Pseudo-NMOS
0.5

NMOS a svuotamento
0.25
resistenza

0
0.0 1.0 2.0 3.0 4.0 5.0
Vout (V)

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: ridurre tpLH e PS della configurazione pseudo-NMOS

Porta con carico riconfigurabile

VDD

M1 >> M2
M1
Enable M2 Rp1 << Rp2 - piccola corrente statica
Out
- basso valore di VOL
CL
A B C D

Logica a Dual Cascode Voltage Switch (DCVSL)

schema di base -N
R
O
rtaX
o
p
VDD VDD

M1 M2 Out

Out
Out Out

A B B B B
A
B PDN1 PDN2
B A A

VSS VSS

- conduzione statica contemporanea di PDN1 e M2 oppure di PDN2 e M1

- stessa capacità di pseudo-NMOS
- maggiore area per 2 reti di PDN ePUN compensata da 2 uscite (Vout e Vout )

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: basata su reti logiche di interruttori (porte di trasmissione)

concetto generale porta AND

B
Out
Ingressi

Rete di A Out
interruttori
B
B

- una porta logica ad N ingressi richiede N dispositivi

- consumo di potenza statico nullo (PS=0)

Porta di trasmissione NMOS

f
f f A B
0 0 aperto
A B A B 0 1 aperto
1 0 0
1 1 1
circuito simbolo tabella della verità

Porta di trasmissione CMOS

f
f
f f A B
A B A B 0 1 0 aperto
0 1 1 aperto
1 0 0 0
1 0 1 1
f
f
circuito simbolo tabella della verità

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Funzione di trasferimento
Vout
MOS interdetto

VDD - VTn

VDD Vin
f = 5V

A= 0V B= 0V
Trasmissione di uno "0" è NMOS lavora con VGS=VDD
CL

f = 5V

A= 5V B= 5-VTn
Trasmissione di un "1" è NMOS lavora con VGD=0
CL

pass-transistor NMOS trasmette un forte "0" ma un debole "1"

VDD

f= 5V
M2 con carico CMOS quando Vout=VOH
B
A=5V Mn
M2 non va OFF è PS >0

M1

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recuperare il valore della soglia sul livello logico VOH

usare dispositivi NMOS a basso valore di VTn

usare un circuito apposito (level restorer)

Circuito ripristinatore di livello (level restorer)

V DD
V DD
Mr
B M2

A X Out
Mn
M1

- circuito con reazione (X à "1" è Out à "0" è Mr on è X va da VDD - VTn a VDD)

- nessun passaggio di corrente continua tra Mr e Mn (X=VDD , A=VDD)
- accurato dimensionamento di Mr (se RMr<< RMn , X à "0" )
- corrente aggiuntiva di pull-up quando X à "1" è tpHL decresce
- aumento di CL in X e corrente aggiuntiva quando X à "0" è tpLH aumenta

Uscita Nodo X
5.0 5.0
senza Mr
Vout (V)

VX (V)

3.0 3.0 con Mr senza Mr

con Mr
VB
1.0 1.0

-1.0 -1.0
0 2 4 6 0 2 4 6
t (nsec) t (nsec)

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Funzione di trasferimento
Vout
VDD

NMOS interdetto
VDD - VTn

|VTp|

PMOS interdetto Vin

|VTp| VDD - VTn VDD

Trasmissione di uno "0" è NMOS lavora con VGS=VDD , PMOS lavora con VDG=0
f = 5V

A=0V B

CL

f = 0V

Trasmissione di un "1" è NMOS lavora con VGD=0, PMOS lavora con VSG=VDD
f = 5V

A=5V B

CL

f = 0V

NMOS trasmette un forte "0", PMOS trasmette un forte "1"

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Req dipende da Vout (ossia dal funzionamento di NMOS e PMOS)

trasferimento in uscita di un "1" (commutazione basso-alto)

f = 5V

- NMOS in saturazione oppure OFF

A=5V B
- PMOS opera con VSG=VDD
CL

f = 0V
se Vout<|VTp| è NMOS e PMOS in saturazione

se |VTp|< Vout <VDD -V Tn è NMOS in saturazione, PMOS in triod

se Vout >VDD-VTn è NMOS interdetto, PMOS in triodo

30
Rn

20
R (kW)

Rp

10
Req

0
0 1 2 3 4 5
Vout (V)

Req (= Rn//Rp) è pressocché costante

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Catena di porte di trasmissione

5 5 5 5
V1 Vi-1 Vi Vi+1 Vn-1 Vn
In

C C C C C C
0 0 0 0

Circuito equivalente RC

R eq R eq R eq R eq
V1 Vi Vi+1 Vn-1 Vn
In

C C C C C

Ottimizzazione dei ritardi mediante inserimento di buffer

m porte
Buffer
R eq R eq R eq R eq R eq R eq
In
C C C C C C

occorrerebbe risolvere il sistema di equazioni differenziali

¶Vi 1
¶t
=
R eq C
(Vi +1 + Vi -1 - 2 Vi ) (complicato)

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possiamo applicare la tecnica del Ritardo di Elmore

Ritardo di Elmore

a) i nodi interni sono precaricati a VDD

b) si applica in ingresso un gradino di tensione Vin

R1 R2 Ri-1 Ri RN
Vin 1 2 i-1 i N

C1 C2 Ci-1 Ci CN

N N N i
t N = å Ri å C j =å Ci å R j (costante di tempo al nodo N)
i =1 j=i i =1 j=1

Applicando la tecnica al nostro caso, si ha

n
n(n+1)
t p = 0.69 å
k=0
CR eq k = 0.69CR eq
2
(ritardo della catena RC)

é n(m+1)ù æ n ö
t p = 0.69êCReq ú + çè m - 1÷ø t pbuf (ritardo della catena con buffer)
ë 2 û

¶t p tp
= 0è m opt = 1.7 buf
Valore ottimo di m (mopt) è
m opt CReq
¶m

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porta di trasmissione CMOS presenta diversi svantaggi quali

processo costoso, doppia polarità (f e f) ed elevata CL

logica a pass-transistor complementari

- uso di dispositivi a VT @ 0 (impiantazione ionica)

- circuiti differenziali con uscite OR/NOR, AND/NAND (no extra inverter)
- circuiti di tipo statico
2
- eccellenti capacità di pilotaggio (ID è proporzionale a (VGS - VTn) )
- topologia modulare (stesso circuito, diverso segnale in ingresso)

Schema di principio

A
A Rete a
Pass-Transistor F
B
B

A
A Rete inversa a F
B Pass-Transistor
B

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Porte logiche in CPL

B B B B B B

A A A

B F=AB B F=A+B A F=A B

A A A

B F=AB B F =A+B A F=A B

AND/NAND OR/NOR XOR/XNOR

- molteplicità di variabili mantenendo la stessa topologia

Transistori a soglia nulla (VT=0)

- ridotti margini di rumore

- criticità nello spegnimento dei MOS è correnti sottosoglia

VDD

VDD
0V 5V

VDD 0V Out

5V

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