Architetture ADC

(07/12/2017 E 12/12/2017)

È fondamentale sapere la codifica utilizzata dal convertitore, perché non tutti i convertitori la effettuano
allo stesso modo. Si può utilizzare il codice binario naturale, il codice Gray (entrambi senza segno), il
complemento a 2 (con segno) ecc. L’oscilloscopio utilizza il codice binario naturale con quantizzazione
bipolare.

Invece che moltiplicare

semplicemente per si
deve sottrare Vref:

Vout=Cod*Q – Vref.

Il codice utilizzato da un
dispositivo è indicato nel
datasheet.

Da notare che al di fuori della scala di misura va in saturazione.

CONVERTITORE IDEALE

 Un ADC ideale dovrebbe avere un elevato numero di bit ed allo stesso tempo una elevata
frequenza di campionamento. Nella realtà questo non è possibile;
 Esistono differenti architetture di ADC che permettono di realizzare differenti compromessi tra
frequenza di campionamento e risoluzione.

ARCHITETTURA BASE DI UN ADC

Prendiamo in considerazione il convertitore ad un bit

SE:

Vin=Vref  ALLORA: Vout=1

ALTRIMENTI: Vout=0

È un tipo di architettura che effettua in modo basilare la conversione. Se gli si fornisce una tensione di
riferimento valuta se la tensione in ingresso è maggiore o minore di essa. Questo dispositivo lavora solo
negli stati di saturazione. Rispetto all’amplificatore classico non ha il difetto di avere tempi di recupero
elevati per tornare al suo normale modo di utilizzo. Inoltre i comparatori danno una probabilità di avere un
fenomeno di isteresi (Fenomeno fisico per cui una grandezza, che è funzione di una o più grandezze, a un
dato istante ha un valore che dipende non solo dai valori di queste in quell'istante, ma anche da quelli che
esse hanno assunto in istanti precedenti) che crea ritardi. Infatti il segnale in ingresso è vicino alla tensione
di riferimento, quindi prima di poter cambiare stato dovrò discostarmi molto dallo stato precedente. C’è
tuttavia un trade-off poiché si deve allargare e restringere la dimensione di tale isteresi per bilanciare
stabilità e sensibilità.

ARCHITETTURA DEL CONVERTITORE A RAMPA ANALOGICA

Sono presenti due comparatori, il primo compara il segnale d’ingresso con il segnale della rampa, mentre
l’altro compara quest’ultimo con lo zero (massa), questo per sapere quando avviene il passaggio dallo zero.
La logica di controllo va ad abilitare un gate in funzione della transizione, poiché è collegato anche ad un
clock effettuo un conteggio sincronizzato con il generatore di rampa.

Il sincronizzatore resetta il conteggio e fa partire la rampa analogica. Supponiamo che in ingresso ci sia un
segnale minore di quello della rampa, cioè:

Sul primo comparatore avrò 1 e sul secondo 0, di

conseguenza il conteggio non sarà abilitato.
 A t1 la rampa diventa più piccola della tensione in ingresso,
avviene una transizione di stato del primo comparatore.
Abbiamo 10 , il gate è abilitato e inizia il conteggio.

A t ≥ t2 la rampa diventa minore di zero e sarà il secondo comparatore a scattare ( 01) ed il conteggio
sarà fermato. Per sapere l’escursione di tempo T ON basta sapere la pendenza della rampa.

Dove k è la pendenza della rampa.

Se la tensione in ingresso è invece negativa, il conteggio partirà alla prima transizione di uno dei due
comparatori mentre alla seconda si fermerà. L’informazione relativa al segno sarà fornita dalla logica di
controllo:

VIN = -k*TON

valutando la risoluzione del sistema ottengo

VIN= k*TCLK*NCLK=Q*NCLK

Se cambio il tempo di clock o la pendenza dell’integratore vado a cambiare il fondoscala, ma solitamente si

evita di modificare il clock:

VMAX=k*TCLK*2N con 2N=NMAX

Per poter avere l’uscita devo necessariamente attendere fino al passaggio per lo zero, inoltre il caso
peggiore si ha con la tensione negativa dove il tempo di attesa aumenta al crescere del fondoscala. Si fa in
modo che gli intervalli di tempo siano costanti prendendo l’intervallo temporale maggiore, questo perché
vogliamo che i campioni siano distanziati temporalmente dallo stesso valore. Il clock appena viene
alimentato si avvia, mentre il sincronizzatore non è detto che parta da una salita, quindi si potrebbe anche
avere un intervallo non valutato.
Caratteristiche tecniche

• semplicità di realizzazione

• precisione dipendente da:

– linearità della rampa

– stabilità dell’oscillatore

– comportamento dei comparatori

• velocità di conversione dipendente dalla pendenza della rampa

• possibilità di cambiare il fs dello strumento semplicemente variando la pendenza della rampa,

mantenendo il tempo di misura costante.

• reiezione al rumore bassa, rispetto ai normali voltmetri ad integrazione, pertanto del rumore sovrapposto
al segnale potrebbe provocare commutazioni spurie dei comparatori ed il risultato della misura potrebbe
essere affetto da errore.

ARCHITETTURA A RAMPA DIGITALE

Questo tipo di architettura risolve i problemi della rampa analogica effettuando una ricerca sequenziale

Si sostituisce il sincronizzatore con un DAC.

Quando avviene il cambio di stato, conosco
anche la tensione che fa scattare il conteggio,
ogni cambio avviene per un colpo di salita del
clock. Ad ogni cambio inoltre si salva la parola
binaria nel registro.

Anche in questo caso le problematiche, relative al tempo, sono le stesse. t1 è l’istante in cui si rileva che la
tensione di riferimento è maggiore di quella in ingresso, c’è
una transizione da 1 a 0 e il conteggio si ferma.
RAMPA AD INSEGUIMENTO

IL convertitore a rampa digitale è lento perché deve

scansionare tutto il range. Gli ADC ad inseguimento
invece si basano sul fatto che i valori successivi variano
di poco tra loro. Si utilizza un contatore di tipo
UP/DOWN. I vari punti saranno distanziati l’uno
dall’altro di Q.

Se la tensione di ingresso Vin è più grande del

conteggio il contatore si incrementa. Se Vin <
conteggio il contatore decrementa il valore del
conteggio. Se il segnale varia non velocemente il
convertitore riesce ad inseguirlo. Se varia
velocemente invece non ci riesce (come ad esempio
nella zona dell’onda quadra.

ALTRO ESEMPIO

Questo tipo di convertitore si utilizza per

segnali che hanno una variazione entro una
certa pendenza.

Ipotizziamo di avere un segnale sinusoidale

Avremo:
Vin
Vin (t)= VF sin(2π*fIN*t)

Devo confrontarlo con la massima pendenza del segnale

che viene incrementato in un periodo di clock:
Il punto in cui si ha impedenza maggiore è quello in cui si ha l’attraversamento per lo zero

Più è elevata la risoluzione più piccola sarà la frequenza di campionamento.

E SE IL SEGNALE NON È SINUSOIDALE?

RISPOSTA : CONSIDERO L’INVILUPPO ( CIT. MARIA ELISA)

Caratteristiche tecniche
• Accuratezza definita dal DAC

• Non linearità del DAC

• Sensibilità all’offset del comparatore

• economicità
CONVERTITORE AD APPROSSIMAZIONI SUCCESSIVE

• Clock

• Registro: specifico per applicazioni SAR.

• DAC: convertitore digitale/analogico a n bit.

Questo convertitore una ricerca sequenziale. Inizia a cercare dividendo a metà, valutando se la Vin è
maggiore o minore della VF del campo di misura
considerato, escludendo la metà in cui è maggiore.
Va poi a suddividere di nuovo, reiterando e
implementando un albero di ricerca binario.

Lo schema a blocchi semplificato è il seguente:

A t=0 prende il bit più significativo ponendolo a 1,

ponendo a 0 tutti gli altri, ciò vuol dire dividere a metà il
fondoscala.

Se la condizione è verificata, il SAR

dirà allora che i valori dove c’è SI sono
gli unici da considerare.

È un buon compromesso tra risoluzione e frequenza di campionamento. Inoltre devo fare sempre gli stessi
n confronti per qualsiasi valore di Vin

log2N=n N=2n

dove si capisce che N è il numero di bit in output.

Caratteristiche Tecniche
• Sono attualmente i più diffusi

• Risoluzione da 8 a 18 bit

• buoni tempi di conversione (1μs per ADC a 16 bit)

• Errori generalmente contenuti nella fascia ±1/2 LSB

ARCHITETTURA FLASH

Per avere più bit si utilizza il comparatore in modalità parallela,

si ha in tal caso un ADC Flash. Il flash è il convertitore più veloce
ma anche quello con una risoluzione peggiore. In questo caso la
quantizzazione utilizzata è unipolare.

Le resistenze sono 2n, uguale al numero di bit. I comparatori

invece sono 2n-1. La corrente che scorre lungo le resistenze è:

Mentre le tensioni sono:

Dove posso notare che sulla prima tensione ho il passo di

quantizzazione Q.

Il convertitore confronta ogni valore di tensione del partitore con quello d’ingresso. Se suppongo un
ingresso nullo, avrò sempre zero per tutti i comparatori perché è sempre
più piccolo del segnale di riferimento.

Invece se ho 3Q < Vin < 4Q avrò 1 per i primi tre comparatori.

La codifica è termometrica, gli 1 non vanno a identificare il codice binario, ma il livello in cui è compreso il
segnale di tensione. Si aggiunge un blocco di codifica che contiene una tabella, andando a valutare il codice
in base all’ingresso ottenuto. In pratica usa delle mappe di Karnaugh:

Il tempo di conversione dipende dai ritardi dei circuiti:

Tc= TCOMP+TCOD.

Nell’ADC Flash la frequenza di campionamento è molto elevata perché sono presenti solo i ritardi dei
comparatori e della rete di codifica e sono nell’ordine dei nanosecondi.

PROBLEMI RELATIVI ALL’ADC FLASH

Resistenze e comparatori devono essere tutti uguali altrimenti variano i quanti. Purtroppo è impossibile
farli tutti uguali, si ha quindi una forte non linearità. Inoltre visto il numero elevato dei componenti si ha
una potenza elevata.

Questo ADC lavora ad alte frequenze, di conseguenza non sono trascurabili gli effetti parassitari. Se n è
elevato si ha una elevata capacità Cin (2^n capacità parassite in parallelo) e per via di Rs del generatore di
segnale si ha un filtro passa basso che limita la banda in ingresso.

ARCHITETTURA SUBRANGING

È un’architettura che permette di

dividere le parte più significativa da
quella meno significativa.

Se moltiplico per una potenza del 2 in digitale, effettuo uno shift,

in analogica sposto la cifra significativa, di fatto è come se lo
ingrandissi. Se gli sottraggo la parte non convertita, utilizzando un
DAC posso convertirla separatamente, essa dovrà però arrivare a
Vref per avere gli ultimi 4 bit.

TcSR=2*Tc+TDAC è intrinsecamente più lento del precedente ma non necessita di 2 N resistenze e 2N-1
comparatori, limito l’incremento esponenziale delle capacità.

Per 8 bit avrò 16 resistenze e 15 comparatori contro le 256 resistenze e 255 comparatori dell’ADC flash.