SERAFINI

GIULIANO
CONTI
3°AEC

RDL 7/2
F/F 7476 - Contatore modulo 4 e divisore di frequenza

OBIETTIVI:

● Test IC F/F 74LS76AN

● Contatore modulo 4

● Divisore di frequenza

● Archiviazione parallela di 3 bit

Test IC F/F 74LS76AN:

Specifiche:

● Famiglia: LS
● Tipo: Doppio flip-flop J-K (NET)
● Tensione minima di alimentazione: 4,75 V
● Tensione massima di alimentazione: 5,25 V
● Temperatura minima di lavoro: 0° C
● Temperatura massima di lavoro: 70°C
● Incapsulato: DIP
● 16 Pin
 SCHEMA ELETTRICO:

U2 VCC
0 5.0V
Key = Space X1
U3
0 1
U1
16
2 1CLK 1K 15 2.5V
Key = Space 3 ~1PR 1Q 14
U6 4 ~1CLR ~1Q 13
5 1J GND 12
6 VCC 2K 11 X2
7 2CLK 2Q 10
50Hz 8 ~2PR ~2Q 9
~2CLR 2J
U4
74LS76N
0 2.5V
Key = Space
U5
0
Key = Space
SCHEMA DI CABLAGGIO:

SCHEMA DI CABLAGGIO (Con Tinkercad):

DESCRIZIONE DELL’ ESPERIENZA:

Il circuito è stato cablato come indicato nello schema elettrico.

È stata verificata la tabella della verità dell’integrato (74LS76AN);
collegando uno solo dei due Flip-Flop (NET) che sono all’ interno dell’IC.

RICHIAMI TEORICI:

INGRESSI SINCRONI E ASINCRONI:

Ingressi sincroni:
Gli ingressi sincroni sono quei pin di un flip-flop attraverso i quali i dati
possono entrare, ma solo sotto comando del clock. Questi ingressi
hanno sempre il controllo diretto dell'uscita come accade per quelli di
una porta, ma lo hanno solo quando il clock lo permette e lo comanda.
Sono detti anche ingressi JK o D.

Ingressi asincroni (solo in alcuni IC):

Gli ingressi asincroni sono quei pin di ingresso di un flip-flop che
possono influenzare lo stato di uscita del flip-flop indipendentemente dal
clock. Sono detti preset e reset o clear.

Preset:
Il preset è l’Ingresso asincrono che viene usato per controllare lo stato
logico dell'uscita Q. I segnali che entrano da questo ingresso
mettono l'uscita Q all'1 logico e non
possono mai mettere
l'uscita Q allo 0 logico.

Clear:
Il clear è l’Ingresso asincrono che viene
usato per controllare lo stato
logico dell'uscita Q. I segnali che entrano
da questo ingresso
mettono l'uscita Q allo 0 logico e non possono mettere l'uscita
Q all'1 logico.

Flip-Flop JK PET:

Un flip-flop che possiede due ingressi chiamati J e K. Quando si applica

un impulso di clock, un 1 sull'ingresso J ed uno 0 sull'ingresso K
porranno il flip-flop allo stato
logico 1; Invece se abbiamo un 1
sull'ingresso K ed uno 0
sull'ingresso J porranno il flip-flop
allo stato logico 0; un 1 su
entrambi gli ingressi provocherà
un cambiamento di stato
indipendentemente dallo stato
attuale. Infine quando abbiamo J =0 e K =0 non provocheranno alcun
cambiamento.
Flip-Flop JK NET:

Lavora come il JK PET, ma con il fronte negativo del clock.

Contatore asincrono modulo 4:

SCHEMA ELETTRICO:
VCC
5.0V

X3
U12 U7
1 16
2 1CLK 1K 15
3 ~1PR 1Q 14
50Hz 4 ~1CLR ~1Q 13
5 1J GND 12 2.5V
6 VCC 2K 11
7 2CLK 2Q 10 X4
8 ~2PR ~2Q 9
~2CLR 2J

74LS76N
2.5V
SCHEMA DI CABLAGGIO (Con Tinkercad):

DESCRIZIONE DELL’ ESPERIENZA:

Il circuito è stato cablato come indicato nello schema elettrico (cioè con
una configurazione master-slave) creando così un contatore asincrono
(commuta al fronte di discesa del clock).
È stato verificato il conteggio effettivo dei bit (in simulazione).
RICHIAMI TEORICI:

FLIP-FLOP JK Master Slave:

Master-slave JK flip-flop è progettato per eliminare la gara intorno alle
condizioni in flip-flop JK ed è costruito utilizzando due flip-flop JK come
mostrato nel diagramma del circuito qui sotto.

Il primo flip-flop è chiamato master (padrone) ed è guidato dal ciclo di

clock positivo. Il secondo flip-flop è chiamato slave (schiavo) ed è
guidato dal ciclo di clock negativo. Durante il ciclo di clock positivo, il
master flip-flop dà l'uscita
intermedia, ma il flip-flop
slave non darà l'output finale.
Durante il ciclo di clock
negativo, il flip-flop slave
viene attivato e copia l'output
precedente del master flip-
flop e produce l'output finale.

Equazione: Q(n+1) = Q(n)'J + Q(n)K'

Conteggio:

Un'altra applicazione molto importante dei flip-flop è nei contatori

digitali.
Un contatore che conta da 0 a 3 è illustrato nel diagramma di
temporizzazione a destra. La sequenza binaria a due bit si ripete ogni
quattro impulsi di clock. Quando conta fino a 3, viene riportato a 0 per
ricominciare la sequenza.
Divisore di frequenza:

SCHEMA ELETTRICO:
SCHEMA DI CABLAGGIO (Con Tinkercad):

DESCRIZIONE DELL’ ESPERIENZA:

Il circuito è stato cablato come indicato nello schema elettrico e

simulato in Multisim per verificare la divisione di frequenza X4, grazie all’
oscilloscopio.
RICHIAMI TEORICI:

FLIP-FLOP T:

In questo flip-flop funziona soltanto la funzione TOOGLE. Se T=1

effettua lo switch ossia inverte lo stato logico corrente del flip-flop con il
suo complemento. Se invece T=0 lo stato logico corrente non cambia.

RICAVARE DA FLIP-FLOP T UN FLIP-FLOP D:

Per rendere il flip-flop T funzionalmente equivalente a un flip-flop D,

dobbiamo guidare il suo pin di ingresso, T, con l'uscita di un gate XOR i cui
ingressi sono D e Q
ARCHIVIAZIONE PARALLELA DI 3 BIT:

SCHEMA ELETTRICO:
U1
X1
SET
J Q

U6 U9 CLK
2.5V
0 K ~Q
RESET
Key = Space NOT
JK_FF

U2
X2
U7 SET

0 J Q
U10 CLK
Key = Space
K ~Q
2.5V
RESET
NOT
JK_FF

U3
U8 X3
SET
0 J Q
Key = Space U17 CLK

K ~Q
2.5V
U5 RESET
NOT
JK_FF
50Hz
RICHIAMI TEORICI:

FLIP-FLOP D (Data):

Il flip flop D ha un solo segnale in entrata (D). Quando il clock ha il fronte

di salita il flip-flop aggiorna lo stato Q. In tutti gli altri casi (a parte il fronte
di salita del clock) il flip flop conserva lo stato logico corrente
indipendentemente dallo stato D. In pratica Q cambia soltanto quando il
clock sale a 1.
RICAVARE DA UN FLIP-FLOP D UN FLIP-FLOP T:

PROGRAMMI UTILIZZATI:

CONCLUSIONI:
Sono stati svolti correttamente i vari circuiti richiesti, anche su
Multisim e Tinkercad assimilando le conoscenze necessarie.
FONTI:
D and JK Flip Flops | Physics Forums

Master-slave JK flip-flop - CircuitVerse

What is a JK Flip Flop? - Quora

Elemania

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