APPUNTI DI ELETTRONICA - LATCH E FILP FLOP - rel 01/06 Prof. Domenico Di Stefano pag.

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LATCH E FLIP-FLOP

PREMESSA

I latch e i flip flop sono circuiti digitali sequenziali che hanno il compito di memorizzare un
bit.
Un circuito digitale si dice sequenziale se l'uscita dipende dagli ingressi applicati e dallo
stato precedente della stessa uscita.
Un circuito sequenziale, pertanto, deve ricordare il suo stato precedente e quindi deve
possedere uno o pi elementi di memoria.
I circuiti digitali si dividono in due fondamentali categorie:
1. combinatori (il valore dell'uscita dipende solo dal valore dei bit applicati in
ingresso);
2. sequenziali (il valore dell'uscita dipende anche dal suo stato precedente).
I lactch e i flip-flop sono noti, anche, come multivibratori bistabili perch ciascuno degli
stati logici 0 e 1 pu essere reso stabile nel tempo.
I multivibratori si dividono in:
1. astabili (nessuno stato stabile - ad esempio i generatori di onde quadre);
2. monostabili (un solo stato stabile - ad esempio i temporizzatori);
3. bistabili (due possibili stati stabili - ad esempio una cella di memoria).
LATCH SR (Set-Reset)

Il pi semplice dispositivo di memoria il latch Set-Reset. Esso possiede due ingressi
denominati Set e Reset ed una uscita indicata con Q.
I circuiti digitali che realizzano il flip flop sono dotati, spesso, anche delluscita Q .
Occorre precisare, inoltre, che in un dispositivo di memoria, luscita dipende non solo dalla
particolare combinazione assunta dalle variabili di ingresso ma anche dallo stato
precedente assunto dalluscita Q. Tale stato precedente verr indicato con Qo.
LATCH SR con porte NOR
Alla luce di quanto detto si mostra in figura 1 il simbolo logico, la tabella della verit e la
soluzione circuitale a porte logiche NOR di un latch S-R.


k
5
q
q

Fig.1
S R Q
n+1

funzione
0 0 Q
n

memoria
0 1 0
reset
1 0 1
set
1 1 da evitare
------
R

S
Q

Q

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Combinazione SR=00.
Essa nota come combinazione di riposo poich luscita conserva lo stato precedente
(Q
n+1
=Q
n
).
Combinazione SR=01.
Ponendo R=1, luscita Q si porta a 0 indipendentemente dallo stato precedente, l azione
effettuata sara quella di reset.
Combinazione SR=10.
Ponendo S=1, luscita Q si porta a 1 indipendentemente dallo stato precedente, l azione
effettuata sara quella di set.
Combinazione SR=11.
Tale combinazione va evitata poich da un punto di vista logico una incongruenza: infatti
non ha senso comandare il latch per memorizzare lo 0 (R=1) oppure l1 (S=1).
Tale latch viene spesso utilizzato per funzionare nel modo seguente.
Se si vuole memorizzare 1 si pone: S=1 e R=0. Successivamente si torna nello stato di
riposo: S=0 e R=0. In tal caso luscita conserva lo stato precedente: Q
n+1
=Q
n
=1.
Se si vuole memorizzare 0 si pone: S=0 e R=1. Successivamente si torna nello stato di
riposo: S=0 e R=0. In tal caso luscita conserva lo stato precedente: Q
n+1
=Q
n
=0.
Verifichiamo, infine, che il circuito realizzato con le porte NOR in figura 1 si comporta da
latch S-R.
Dobbiamo ricordare, a tal fine, la tabella della verit della porta NOR (somma logica
negata).

Ponendo S=0 e R=1 si deve verificare che Q=0. Infatti luscita Q della porta 2 va a 0
poich lingresso R=1.
La porta 1 risulta pilotata con gli ingressi uguali a 0 per cui la sua uscita va a 1. Si noti che
le due uscite sono complementari tra loro.
Torniamo nella combinazione di riposo portando R=0 e lasciando S=0.
Poich luscita Q precedentemente era stata portata a 0 (Qo=0), luscita della porta 1
rimane a 1 e di conseguenza luscita della porta 2 rimane a 0 (Q=0).
Poniamo, ora: S=1 e R=0. Luscita della porta 1 va a 0 e di conseguenza, poich R=0,
luscita della porta 2 si porta a 1: Q=1.
Torniamo nella combinazione di riposo portando S=0 e lasciando R=0.
Poich luscita Q precedentemente era stata portata a 1 (Qo=1), luscita della porta 1
rimane a 0 e di conseguenza luscita della porta 2 rimane a 1 (Q=1).
Se, infine applichiamo S=1 e R=1, le uscite di entrambe le porte andranno a 0.
Conseguenze: le due uscite, in questo caso, non sono pi luna il complemento dellaltra,
ed inoltre portando contemporaneamente S ed R a 0 entrambe le uscite si porteranno ad 1
e poi a 0 e cos via. In realt, a causa dei diversi tempi di ritardo di propagazione del
segnale elettrico in ciascuna porta, uno dei due NOR propagher l1 in uscita prima
dellaltra porta. In conclusione diventa aleatorio il valore delluscita Q che, pertanto, potr
trovarsi o a 0 o a 1. Anche per questo motivo bene evitare lapplicazione dellultima
combinazione della tabella della verit: S=1 e R=1.


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Circuito antirimbalzo con latch SR
Il latch SR viene utilizzato per risolvere un problema legato alle commutazione effettuate
tramite interruttori, pulsanti, commutatori meccanici. Il problema nasce dal fatto che in
questi apparecchi l elemento mobile che deve realizzare il contatto, quando viene
spostato da una posizione all altra, rimbalza o vibra piu volte prima di stabilizzarsi.
Consideriamo il circuito di fig. 2:

Vcc
A
8
P
vu f
f
vu 1dea1e
vu ea1e

Fig. 2
Quando portiamo il contatto P dalla posizione A alla posizione B, la Vu idealmente
dovrebbe passare immediatamente da 0 volt alla tensione Vcc, in realta le oscillazione del
contatto meccanico daranno un alternanza di valori alti e bassi di tensione sin tanto che il
contatto meccanico non si sara stabilizzato. Discorso analogo vale quando il contatto P si
spostera dalla posizione B alla posizione A. Un circuito che risolve questo problema e
quello della fig. 3.
q
q 5
k
1afch 5k
R1
R2
A
8
P
VCC


Fig. 3

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Quando il deviatore P e stabile sulla posizione A si avra S=0, R=1 e quindi Q=0 (si faccia
riferimento alla tabella di verita della Fig. 1), quando il deviatore passera dalla posizione
A alla posizione B, inizieranno le oscillazioni come indicato in Fig. 2., all inizio sara S=1
ed R=0 quindi Q=1, quando il deviatore rimbalzera per la prima volta nel latch si avra S=0
ed R=0 cioe uno stato di memoria e quindi Q restera stabile sul valore 1, per gli altri
rimbalzi il discorso e analogo e il risultato finale sara che Q sara sempre 1 e non seguira
i rimbalzi di tensione sul piedino S. Si puo facilmente verificare che il discorso e analogo
per commutazioni dalla posizione B alla posizione A.
LATCH S-R con ENABLE

In fig.4 si mostra lo schema logico del LATCH SET RESETcon ENABLE. Esso costituito
da due porte logiche NAND, dette porte pilota, e da altre due porte NAND che realizzano il
latch S R vero e proprio.
Se l enable EN al livello logico 1 le porte pilota si comportano da NOT e quindi gli
ingressi S ed R sono effettivamente coincidenti con gli omonimi ingressi del generico flip-
flop Set Reset.
Se, invece, l EN al livello logico basso, le uscite delle due porte pilota sono al livello
logico 1 indipendentemente dai valori applicati agli ingressi S e R. Per tale combinazione il
"latch" a porte NAND conserva lo stato precedente e quindi il flip flop insensibile ai
comandi esterni applicati.
Nella tabella della verit si riporta l'uscita futura Q
n+1
in funzione del clock, degli ingressi S
ed R e dallo stato presente Q
n.

X rappresenta indifferentemente sia lo stato logico 0 che lo stato logico 1.

EN S R Q
n+1

funzione
0 X X Q
n

memoria
1 0 0 Q
n

memoria
1 0 1 0
reset
1 1 0 1
set
1 1 1 da evitare
----

5
k
LN
q
q

Fig.4. - LATCH SR con ENABLE con porte NAND.
FLIP FLOP ( latch sincronizzati)

Spesso leventuale cambiamento di stato di un latch non si fa coincidere con listante in cui
si modificano i valori dei bit di ingresso ma con listante in cui un ulteriore ingresso, detto
ingresso di sincronismo o ingresso di clock (denominato con la sigla CK), va da 1 a 0
oppure da 0 a 1.

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Un latch che funziona col clock prende il nome di flip-flop .
Il flip-flop e attivo su fronti (edge triggered) e l'eventuale modifica dello stato di uscita
dipende dal fronte positivo o di salita (PET = Positive Edge Triggered) o dal fronte
negativo o di discesa (NET = Negative Edge Triggered) del segnale di clock CK.
Sui dice, anche, che l'uscita si aggiorna nel:
1. PET quando il clock passa da 0 a 1;
2. NET quando il clock passa da 1 a 0.

Fig.5 Il flip-flop "a" di tipo PET e funziona solo nell'istante t
1.

Il flip-flop "b", infine, di tipo NET e funziona solo nell'istante t
1
.

FLIP FLOP SR

Si comporta come un latch SR con abilitazione legata al clock. Riferendosi ad un flip flop
con clock attivo sul fronte di salita, avremo il flip flop in stato di memoria quando il segnale
CK e zero, uno o sul fronte di discesa, si comportera come un latch RS quando il clock e
sul fronte di salita. La tabella di verita e quella che segue:


CK S R Q
n+1
funzione
0 X X Q
n
memoria
1 X X Q
n
memoria

X X Q
n
memoria

0 0 Q
n
memoria

0 1 0 Reset

1 0 1 Set
q
q 5
CLk
I I
k


1 1
da evitare ------
a
b

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FLIP FLOP JK

Il flip-flop JK un dispositivo a due entrate denominate J e K che operano in modo
analogo alle entrate S ed R di un flip-flip Set Reset con la differenza che se : J=1 e K=1
luscita commuta, cio se lo stato presente 0, lo stato futuro 1 e viceversa, questa stato
del flip flop si chiama di toggle
Per evitare commutazioni multiple, nel caso si lasci a lungo la combinazione J=1 e K=1,
tale flip-flop deve essere necessariamente sincronizzato.

q
q J
k
CLk
I I
q
q J
k
CLk
I I




CK S R Q
n+1
funzione
0 X X Q
n
memoria
1 X X Q
n
memoria

X X Q
n
memoria

0 0 Q
n
memoria

0 1 0 Reset

1 0 1 Set

1 1
Q
n

TOGGLE






CK S R Q
n+1
funzione
0 X X Q
n
memoria
1 X X Q
n
memoria

X X Q
n
memoria

0 0 Q
n
memoria

0 1 0 Reset

1 0 1 Set

1 1
Q
n

TOGGLE


Fig.6. Flip-flop JK e tabelle della verit.
In fig.6 si mostrano due flip-flop JK sincronizzati. Il primo adegua le uscite quando al clock
si applica un segnale digitale che passa da 0 a 1 (transizione positiva indicata con una
freccia verso lalto nella tabella della verit). Il secondo adegua le uscite quando al clock si
applica un segnale digitale che passa da 1 a 0 (transizione negativa indicata con una
freccia verso il basso nella tabella della verit).
Il primo flip flop JK si dice di tipo PET (Positive Edge Triggered), il secondo, invece, si dice
di tipo NET (Negative Edge Triggered).

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I flip-flop JK si realizzano con una soluzione circuitale costituita da porte logiche secondo
uno schema interno pi complesso rispetto a quello visto per il flip-flop SR realizzato a
porte NOR e a porte NAND.
La maggior parte dei flip-flop integrati presentano, inoltre, ingressi asincroni di
preassegnazione a 1 (PRE preset) e/o di azzeramento (CLR clear).
Quelli indicati in figura 6, sono attivi bassi: se, ad esempio, si applica un livello logico
basso sulla linea PRESET, il flip-flop memorizza 1 in Q indipendentemente dal clock; se,
invece, si applica un livello logico basso sulla linea CLEAR, il flip-flop memorizza 0
indipendentemente dal clock.

PkL
CLk
q
q J
k
CLk
I I

Fig. 7

FLIP FLOP D

Presenta un solo ingresso denominato D e funziona nel seguente modo: quando attivo
lingresso di clock luscita assume lo stesso valore applicato allingresso D. In assenza di
comando di clock luscita conserva lo stato precedente indipendentemente dal valore
applicato allingresso D.
In fig.8 si mostra il simbolo logico e la tabella della verit del flip flop D.


q
q D
CLk
I I

CK D Q
n+1

0 X Q
n

1 X Q
n


X Q
n


0 0

1 1


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Fig.8 Flip-flop D e relativa tabella della verit.
Il flip flop D si puo realizzare a partire da flip flop JK utilizzando lo schema della Fig. 9
q
q J
k
CLk
I I
D

Fig. 9
Un flip flop di tipo D un elemento di memoria, che memorizza il dato in ingresso su D e lo
trasferisce tale e quale all'uscita Q, quando arriva il segnale di clock. In prati0 Td(.)Tj3.24622 (a)Tj6n 7D` .82 0 Td(l)Tj2.52483 0 Td(o)Tj6.25197 0 Td(c)Tj5.65082 0 Td(k)Tj5.65082 0 Td(.)Tj3.24622m rtp t a eeri U eG8.89704 0 Td(,)TR8.89729589Td(e)Tj5.07.9350 Td(o)TM5.09819 0 Td(o)TM5.09861842Td(e)Tj5.07.9350 Td(o)Tj3.12599 0 Td(D)Tj8.17566 0 Td( )TE5.07.5 0 Td( )TG8.8977768 Td(o)TL6.25112 0 Td(.)Tj3.24622 0 Td(n)Tj3.12599 0 Td(D)TS5.07.5 0 Td( )TT6.25135 0 Td(e)Tj5.07.9350 Td(o)TT6.25112 0 Td(.)Tj3.2Q1 06601.4 4 12j39914676 ref8.33333 0 0 8.33333 0 0 cm BT/R18 11.28 Tf0.998085 0 0 1 18022473 44554m( )Tj/R1-144.8772.96 Td(t)Tj/R15 11.28 Tf-2496 Td(L)TL'13174 0 Td(a)Tj6.25197 0 Td( )Tj3.24622 0 Td(d)Tj6.25197 0 Td(o)Tj6.25197 0 Td( )Tj5.65082 0 Td(s)Tj5.77182 0 Td(i)Tj2.52483 0 Td(t)Tb6.37297 0 Td( )Tj2.64506 0 Td(l)Tj2.5246 0 Td(i)Tj2.52483 0 Td(p)Tj3.12599 0 Td(m)Tj9.49819 0 Td(e)Tj6.25197 0 Td( )Tj6.3722 0 Td(o)Tj6.13174 0 Td(l)Tj2.52483 0 Td(l)Tj2.52483 0 Td(t)Tj3.12522 0 Td(d)T i een al al ene ai en flop flop er q a genarate di t uoll iascaiti hne
t at nalc f i pno f f u flip flop pa son f ssora l el ci ivi fnuj6.2512 0 Td(n)Tj3.72714 0 Td(i)Tj5.65082 0 Td(e)Tj6.25197 0 Td(g)Tj3.24622 0 Td(l)Tj9.49819 0 Td(e)Tj6.25197 0 Td( )Tj6.37274 0 Td(a)Tj6.37297 0 Td( )Tj2.52425197 0 Td(j2.4046 0 Td( )T 0 Tdo22 0 Td(a)Tj6.13174 0 Td(.)T:0 Tdo22 0 Td(a)Tj3.12599 0 Td(t)Tj3.24699 0 Td(a)Tj6.2512 0 Td(n)Tb6.37297 0 Td( )Tj6.13174 0 Td(l)Tj2.52406 0 Td(l)Tj2.52483 0 Td(i)Tj6.13174 01Td(a)Tj3.12545 0 Td(d)Tj6.13174 0 Td(a)Tj6.2512 0 Td(n)Tj2.52483 0 Td(l)Tj2.5246 0 Td( )Tj6.37297 0 Td( )Tj3.2-442766 6696 Td(t)Tl)Tj2.52483 0 Td(j6.25174 0 Td(r)Tj3.72714 0 Td(i)Tj2.64583 0 Td(t)Tj3.12522 0 Td(d)T)Tj3.24622m dr uoaonarf i rr tt it ei0 Td(.)Tjr ta tabellasdella tar kl czz naat u ner j9.49819 0 Td(e)Tj9.49819 0 Td(a)Tj6.25197 0 Td( )Tj3.246 Td24c3.727j6.25197 0 Td(i)Tj6.2512 0 Td(n)Tg6.25174 0 Td(l)Tj2.52483 0 Td(l)Tj2.52483 0 Td( )Tj3.12599 0 Td(t)Tj5.65082 0 Td(e)Tj3.12599 0 Td(i)Tj6.25197 0 Td(t)Tj3.12599 0 Td(i)Tj2.52483 0 Td(0 Tj3.12599 0 Td( )Tj3.24645 0 Td(d)TL6.13174 0 Td(a)Tj6.251Tj6.13174 0 Td( 7D` .82 0 Td(l)Tj2.r)Tj Td(i)Tj6.25197 0 Td(r)Tj3.84714 0 Td(i)Tj2.64506 0 Td(a)Tj6.13174 0 Td( )Tj3.2-434.031669354m(l)Tj9.49819 0 Td(e)Tj6.25174 0 Td( )Tj6.25197 0 Td(a)Tj6.13197 0 Td(l)Tj2.52483 0 Td(l)Tj2.52483 0 Td(v)Tj3.12599 0 Td(i)T)Tj3.24622m eno araslora f i naerii l endrer ua97 0 Td(t)Tj2.52483 0 Td(e)Tj6.25197 0 Td( )Tj6.25197 0 Td(t)Tj3.12599 0 Td(o)Tj2.52483 0 Td( )Tj3.12599 0 Td(p)Tj6.3722 0 Td(u)Tc if i ocalf i sf hka722 0 Td(a)Tj3.84714 0 Td(a)Tj6.2516504622 (aj6.13174 0 Td(a)Tj6.37297 0 Td(i)Tj3.72737 0 Td(a)Tj6.131(i)Tj4.3722 0 Td(r)Tj3.72714c)Tj5.65082 0 Td(k)Tj5.97 0 Td(t)Tj3.12522 0 Td(t)Tj6.2516504622 (aj5.53059 0 Td(a)Tj2.64506 0 Td(l)Tj6.25174 01Td(a)Tk)Tj5.6504622 (aj6.251Tj6.13174 0 Td( 7D` .82 0 Td(j6.25197 0 Td( )Tj3.1-438 Td16696 Td(t)Tj6.13174 0 Td(a)Tj6.25197 0 Td( )Tj5.65082 0 Td(s)Tj5.77182 0 Td(c)Tj2.64506 0 Td(z)Tb6.13174 0 Td(a)Tj2.64506 0 Td(l)Tj2.52483 0 Td(i)Tj6.25174 0 Td(r)Tj3.12522 0 Td(e)Tj3.72714 0 Td(i)Tj2.4046 0 Td(s)Td(.)Tjr)Tj3.72714 0 Td(97 0 Td( )Tl)Tj2.r)Tj3.72714 0 Td(97 0 Td(t)Tj3.72737 0 Td(a)Tj6.13174 0 Td( )Tj3.24622 0 Td(l)Tq0 Td(97 0 Td(t)Tj6.25197 0 Td(a)Tj6.25197 0 Td(n)Tj2.52483 0 Td(l)Tj5.77182 0 Td(i)Tj2.52483 0 Td( )Tj6.25197 0 Td(s)Tj5.65082 0 Td(f)Tj2.4046 0 Td( )Tj3.24622 0 Td(c)Tj6.25197 0 Td(n)Tj2.52483 0 Td(l)Tj3.12599 0 Td(r)Tj3.72714 0 Td(a)Tj6.25197 0 Td(s)Tj3.12599 0 Td( )Tj3.2-16046316696 8d(I)Tj3.12599 0 Td(l)Tj6.13124622m)Tj9.49819 0 Td24c3.727q0 Td(97 0 Td(t)Tj6.25197 0 Td(a)Tj6.25197 0 Td(l)Tj5.65082 0 Td(c)Tj3.12599 0 Td(a)Tj6.25197 0 Td( )Tj3.12599 0 Td(Q)Tj5.77105 0 Td(o)Tj6.25197 0 Td(r)Tj6.2512 0 Td(u)Tj6.13174 0 Td( )Tj3.24622 0 Td(l)Tj5.65082 0 Td(f)Tj2.4046 0 Td( )Tj3.24622 0 Td(c)Tl)Tj2.r)Tj3.72714j6.25165082 0 Td(j6.25197 0 Td( )Tj2.52425197 0 Td(c)Tj5.97 0 Td( )Tj3.12522 0 Td(e)Tj3.72714 0 Td(i)Tj2.4046 0 Td(s)Td(.)Tj82 0 Td(i)Tj6.25197 0 Td(r)Tl)Tj2.r)Tj3.72714 0 Td(97 0 Td(t)Tj3.72714 0 Td(e)Tj6.25174 0 Td( )Tj3.24622 0 Td(a)Tj2.40483 0 Td(l)Tj2.52483 0 Td(a)T49819 0 Td24c3.727j6.25197 0 Td(i)Tj2.52406 0 Td(a)Tj6.25197 0 Td(,)Tj6.85397 0 Td(e)Tj3.84714 0 Td(a)Tj6.25197 0 Td(s)Tj9.49819 0 Td(e)Tj9.49819 0 Td(a)Tj6.25174 0 Td( )Tj3.36645 0 Td(e)Tj6.13174 0 Td(a)Tj6.2512 0 Td(n)Tj6.85397 0 Td(e)Tj2.5246 0 Td(i)Tj2.52483 0 Td(p)Tj3.12599 0 Td(m)Tj5.65082 0 Td(c)Tj3.12522 0 Td(a)Tj6.13174 0 Td(t)Tj3.72722 0 Td(a)Tj2.4046 0 Td( )Tj3.36645 0 Td(e)Tj6.13197 0 Td(e)Tj6.25197 0 Td(l)Tj2.52483 0 Td(l)Tj3.12599 0 Td(f)Tj3.24622 0 Td(l)Tj2.52483 0 Td(o)Tj2.52483 0 Td(p)Tj6.13174 0 Td( )Tj3.72714 0 Td(f)Tj3.72745 0 Td(l)Tj2.4046 0 Td(o)Tj6.25197 0 Td(p)Tj6.25197 0 Td( )Tj3.12599 0 Td(J)Tj5.650r)Tj3.72714j3.72714 0 Td(f)Tj7.5745 0 Td( )Tj3.12599 0 Td( )Tj3.24622 0 Td(9)Tj3.2-36040136696 Td(t)Tj3.12599 0 Td(l)Tj2.52483 0 Td( )Tj3.12599 0 Td(f)Tj6.37297 0 Td(i)Tj3.72714 0 Td(f)Tj6.25174 0 Td(r)Td(.)Tjr ni entp f uriei 97 0 Td( )Tl i re a diasres e a di neipmcataei neipcnlrapmlop flop uu faj3.12522 0 Td(t)Tj3.72799 0 Td(i)Tj6.13197 0 Td( )Tj3.1-.39 2856696 Td(t)Tj6.25174 0 Td(r)Tj6.3722 0 Td(u)Tj6.25197 0 Td(a)Tj2.4046 0 Td( )Tl 97 0 Td(t)Tj2.52425197 0 Td(c)Tj5.65082 0 Td(k)Tj5.97 0 Td(t)Tj3.12522 0 Td(p)Tj6.25197 0 Td(n)Tj3.12599 0 Td( )Tj3.2-8368 350916 Td(U)Tj3.12599 0 Td(l)Tj6.13124622m a e ai j9.49819 0 Td(e)Tj6.25197 0 Td( )Tj3.12599 0 Td(s)Tj5.65005 0 Td(h)Tj6.25197 0 Td(n)Tb6.37297 0 Td( )Tj2.6456 0 Td( )T 0 Tdo45 0 Td(e)Tj6.13174 0 Td( )Tj3.2o45 0 Td(e)Tj5.65082 0 Td(h)Tj6.25174 0 Td(a)Tj6.25197 0 Td( )Tj3.24622 0 Td(d)Tj6.25197 0 Td(o)Tj6.2512 0 Td(n)Tj3.72714 0 Td(a)Tj/R15 21.28 Tf-24 0 Td24c3.727j6.25197 0 Td(i)Tj2.52483 0 Td( )Tj6.25197 0 Td(,)Tj6.8532 0 Td(r)Tj3.72714 0 Td(e)Tj6.25197 0 Td(s)Tj9.49837796Td(s)Tj9.49837796Td(s)Tj6.25197 0 Td( )Tj3.24622 0 Td(d)Tj6.2512 0 Td(u)Tj6.1312 0 Td(n)Tg6.25174 0 Td(l)Tj2.52483 0 Td(l)Tj2.52483 0 Td( )Tj3.12599 0 Td(t)Tj5.65082 0 Td(e)Tj3.12599 0 Td(i)Tj6.25197 0 Td(t)Tj3.12599 0 Td(i)Tj2.55 11.28 Tf-242483 0 Td( )Tj3.12599 0 Td(t)Tj5.65082 0 Td(e)Tj2.52483 0 Td( )Tj3.12599 0 Td(t)Tj2.64506 0 Td(n)Tj6.13124622m naelen Qr t ural nj3.12522 0 Td(t)Tj6.13124622m e na
l r tl0 Td(.)Tj3.24622 (a)Tj6n 7D` .82 0 Td(j6.13197 0 Td(e)Tj6.25174 0 Td(i)Tj2.52483 0 Td( )Tj3.12599 0 Td(t)Tl)Tj2.r 97 0 Td(t)Tj3.72714 0 Td(e)Tj2.52483 0 Td(p)Tj3.12599 0 Td(m)Tj5.65082 0 Td(c)Tj3.12522 0 Td(a)Tj6.13197 0 Td(t)Tj3.12599 0 Td(o)Tj2.52483 0 Td( )Tj3.12599 0 Td(p)Tj6.25197 0 Td( )Tj3.12599 0 Td(s)Tl 97 0 Td(t)Tj2.52483 0 Td(e)Tj6.25197 0 Td( )Tj3.72714 0 Td(e)Tj2.52483 0 Td(p)Tj3.12599 0 Td(m)Tj2.64506 0 Td(o)Tj6.25197 0 Td( )Tg6.25174 0 Td(l)Tj2.52483 0 Td( )Td(.)Tjr f u a t e ei m

APPUNTI DI ELETTRONICA - LATCH E FILP FLOP - rel 01/06 Prof. Domenico Di Stefano pag. 4310
combinazione si tiene conto dei valori degli ingressi J e K e di quelli dello stato presente
Q
n
e futuro Q
n+1
.
Per la prima combinazione, ad esempio, si ha: J=K=0 e Q
n
=Q
n+1
=0.
Si deve disegnare, pertanto, un arco orientato che parte dallo stato 0 (stato presente Q
n
) e
termina nello stesso stato 0 (stato futuro Q
n+1
).
Si procede con lo stesso ragionamento per le altre combinazioni.
Per l'ultima combinazione si ha: J=K=1, Q
n
=1 e Q
n+1
=0.
L'arco orientato parte dallo stato 1 e termina nello stato 0. Sull'arco orientato si scrivono i
due valori degli ingressi J e K: 11.


Fig.11. - Diagramma degli stati del flip-flop JK.
TABELLA DELLE TRANSIZIONI

Si indica col nome di tabella delle transizioni la mappa di Karnaugh in cui si inseriscono i
valori che assume lo stato futuro Q
n+1
dell'uscita in funzione degli ingressi e dello stato
presente Q
n
. Nel caso del flip-flop JK gli ingressi da considerare sono J e K.
Si mostra, in fig.12, la tabella delle transizioni del flip-flop JK. Essa si ricava dalla tabella
della verit di fig.6 o, indifferentemente, dal diagramma degli stati della precedente fig.11.

JK
Q
n

00 01 11 10
0 0 0 1 1
1 1 0 0 1

Fig.12. - Tabella delle transizioni per un
flip-flop JK.
Le celle in cui compare un bit coincidente
col valore di Q
n
(celle con sfondo
colorato) rappresentano uno stato stabile
poich un impulso di clock non modifica
lo stato di uscita Q.
Sono stabili i due stati della prima
colonna (JK=00), lo stato superiore della
seconda colonna e lo stato inferiore della
quarta colonna. Gli altri sono stati
instabili.
La funzione minimizzata che si ricava dalla precedente tabella delle transizioni prende il
nome di equazione caratteristica e vale:

APPUNTI DI ELETTRONICA - LATCH E FILP FLOP - rel 01/06 Prof. Domenico Di Stefano pag. 4410
Q
n+1
= JQ
n
+ KQ
n

Essa si ricava raggruppando le due celle adiacenti della prima riga in cui compare 1 e le
due celle della seconda riga poste in prima e quarta colonna.
Applicazioni dei flip-flop
I flip-flop trovano applicazione in tutti i circuiti digitali sequenziali, cio in quei circuiti in cui
le uscite, oltre a dipendere dagli ingressi esterni, dipendono anche dallo stato interno
assunto in precedenza. In altre parole trova applicazione in tutti i dispositivi di memoria:
contatori, centralina dei cancelli automatici, ascensori, lavatrici, antifurto, generatori di
sequenze binarie e, in particolare, in tutte le applicazioni di automazione industriale