Appunti di Elettronica

Franco Fiori

Sept. 2017
Circuiti digitali

Nei capitoli precedenti abbiamo studiato i circuiti che permettono l’elaborazione

dei segnali analogici, cioé dei segnali continui nel tempo e continui in ampiezza.
A questi si contrappongono i circuiti digitali che elaborano segnali numerici,
cioé sequenze di numeri. Per fare in modo che un circuito reale possa elaborare
quantitá astratte (simboli, cifre), si devono associare i simboli ai valori che pos-
sono assumere le grandezze elettriche del circuito.
Nei circuiti che usano la codifica binaria, si utilizzano grandezze elettriche a liv-
elli, cioé tensioni (correnti) che assumono livello di tensione ”alto”, cioé prossimo
alla tensione di alimentazione del circuito (VDD ), oppure ”basso”, cioé prossimo
alla tensione di riferimento (VSS ). Se dunque si associa il simbolo ’1’ (’vero’) al
livello di tensione alto e il simbolo ’0’ (”falso”), al livello di tensione ”basso”, la
rappresentazione simbolica del segnale mostrato in Fig. 1 é quella riportata in
Fig. 1 sotto il segnale analogico a livelli.
In veritá una grandezza analogica puó assumere un dato valore a meno di in-

v segnale
analogico

segnale
digitale
0 1 0 1 0 0 1 1

Figure 1: Segnale analogico a livelli e segnale digitale a esso associato.

certezza, perció l’associazione appena introdotta deve essere rivista come segue:
si associa il simbolo ’1’ alla grandezza elettrica (tensione) se essa é maggiore
della soglia VH,min e il simbolo ’0’ se essa é minore della soglia VL,max .
Il circuito digitale elementare a cui si fa spesso riferimento per associare le
grandezze elettriche ai simboli logici é l’inverter o porta logica NOT. Un sem-
plice circuito che implementa questa funzione é mostrato in Fig. 2. Il circuito é
simile a quelli usati per amplificare i segnali analogici ma in questo caso, invece
di polarizzare il transistore in regione di saturazione, il segnale di ingresso é a
livelli di ampiezza tale da pilotare il transistore in triodo o in interdizione. In-
fatti, come si evince anche dalla caratteristica ingresso-uscita del circuito (vedi

1
 2

VDD

RD

M v0
vIN +_

VSS

Figure 2: Inverter elementare.

VOUT
-1
VOHmin

-1
VOLmax

VIN
VILmax VIHmin

Figure 3: Caratteristica ingresso-uscita dell’inverter.

Fig. 3), se la tensione di ingresso é minore della soglia di conduzione del tran-
sistore, esso é spento e la tensione di uscita é pari a quella di alimentazione.
Viceversa, se la tensione di ingresso é sufficientemente elevata, il transistore é in
triodo e la tensione di uscita é prossima a quella di riferimento VSS . Se dunque
si fa riferimento ai punti della caratteristica in cui il coefficiente angolare della
retta tangente é -1, si identificano gli intervalli delle tensioni di ingresso e di
uscita utili per l’associazione dei simboli logici. Si ha che Infatti, se la tensione
di ingresso VI > VIH,min , la tensione di uscita sará VO < VOL,max perció ’1’
logico in ingresso produrrá ’0’ logico in uscita. Analogamente, se la tensione
di ingresso VI < VIL,max , la tensione di uscita sará VO > VOH,min , quindi ’0’
logico in ingresso produrrá ’1’ logico in uscita.

Table 1: Associazione dei simboli logici agli intervalli di tensione.

VO > VOH,min ’1’

VO < VOL,max ’0’
VI > VIH,min ’1’
VI < VIL,max ’0’
 3

X Y

Figure 4: Porta logica NOT.

X Y Z
A B

VX VY VZ

Figure 5: Due porte logiche NOT in cascata.

L’introduzione dei simboli logici permette di progettare e analizzare un circuito

reale a livello astratto, cioé facendo riferimento a variabili logiche e prescindendo
dal funzionamento elettrico del circuito. Per lo stesso motivo, al circuito elet-
trico mostrato in Fig.2 si preferisce il simbolo logico della porta NOT mostrato
in Fig. 4. Ad esempio, se si collegano due porte NOT uguali tra loro in cas-
cata (vedi Fig. 5) e si pilota la prima con un generatore di tensione a livelli
che rispetta le condizioni riportate in Tab. 1, l’uscita logica della seconda sará
uguale all’ingresso logico della prima.

Porte logiche fondamentali

Questa sezione presenta le porte logiche comunemente usate per ottenere fun-
zioni logiche piú complesse. In particolare,

Porta NOT
Implementa la negazione logica
Y =X (1)
che puó anche essere espressa mediante la tabella di veritá

Table 2: Tabella di Veritá della porta NOT

X Y
0 1
1 0
 4

Table 3: Tabella di Veritá della porta OR e NOR

A B OR NOR
0 0 0 1
0 1 1 0
1 0 1 0
1 1 1 0

VDD OR VDD NOR

A B RPU

RPD VY A B VY

VSS VSS

Figure 6: Circuito porta logica OR e NOR.

Porta OR
La funzione di somma logica
Y =A+B (2)
la cui tabella di veritá é riportata in Tab. 3 puó essere implementata mediante
il circuito mostrato in Fig. 6. Il simbolo grafico usato nei circuiti digitali per
indicare questo operatore logico é quello mostrato in Fig. 7.

Porta AND
La funzione di prodotto logico

Y =A·B (3)

la cui tabella di veritá é riportata in Tab. 4, puó essere implementata mediante

A
Y OR
B

A
Y NOR
B
Figure 7: Simbolo porta OR e porta NOR.
 5

Table 4: Tabella di Veritá della porta AND e NAND

A B AND NAND
0 0 0 1
0 1 0 1
1 0 0 1
1 1 1 0

VDD VDD

A AND NAND
RPU

B
A
VY
RPD VY
B
VSS VSS

Figure 8: Circuiti porte logiche AND e NAND.

il circuito mostrato in Fig. 8.

Il simbolo grafico usato nei circuiti digitali per indicare questo operatore logico
é quello mostrato in Fig. 9.

Porta EXOR
La funzione di somma esclusiva

Y =A⊕B (4)

la cui tabella di veritá é riportata in Tab. 5 Tale funzione é rappresentata nei

circuiti digitali mediante il simbolo mostrato in Fig. 10.

A
Y AND
B

A
Y NAND
B
Figure 9: Simbolo porta AND e porta NAND.
 6

Table 5: Tabella di Veritá della porta EXOR

A B EXOR
0 0 0
0 1 1
1 0 1
1 1 0

A
Y
B
Figure 10: Simbolo porta EXOR.

Teoremi fondamentali algebra di Boole

La sintesi e l’analisi dei circuiti digitali puó essere eseguita facendo riferimento
ai teoremi fondamentali dell’algebra di Boole che sono riassunti brevemente in
Tab. 6.

Circuiti combinatori
Le funzioni logiche ottenute con l’algebra di Boole possono essere implemen-
tate sotto forma di circuiti digitali. Essi producono in uscita un vettore Y che
corrisponde a uno d’ingresso X, secondo una data funzione logica

Y = F · X, (5)

dove F é la funzione logica del circuito digitale. Il generale, un circuito com-

binatorio come quello mostrato in Fig. 11 riceve n variabili in ingresso (X) e
produce m variabili in uscita (Y ).

Y =A·B·C +A·B·C +A·B·C +A·B·C +A·B·C (6)

La sintesi del circuito digitale puó essere eseguita facendo riferimento alla

Table 6: Teoremi fondamentali

proprietá logica OR logica AND

Identitá A+0=A A·1=A
Dominanza A+1=1 A·0=0
Commutativa A+B =B+A A·B =B·A
Associativa (A + B) + C = A + (B + C) (A · B) · C = A · (B · C)
distributiva A + (B · C) = (A + B) · (A + C) A · (B + C) = (A · B) + (A · C)
De Morgan (A + B + ... + Z) = A · B · .... · Z (A · B · ... · Z) = A + B + .... + Z
 7

x1 y1
x2 y2
circuito
combinatorio
xn ym

Figure 11: Circuito combinatorio con n porte d’ingresso e m porte di uscita.

Table 7: Tabella di Veritá di un circuito combinatorio a tre ingressi e una uscita

A B C Y
0 0 0 1
0 0 1 0
0 1 0 1
0 1 1 1
1 0 0 1
1 0 1 0
1 1 0 1
1 1 1 0

A B C

Figure 12: Circuito logico della tabella di veritá 7.

 8

AB
C 00 01 11 10
0 1 1 1 1

1 0 1 0 0

Figure 13: Mappa di Karnough della tabella di veritá Tab. 7.

tabella di veritá, cioé dalla tabella che ha per righe le 2n combinazioni del vet-
tore di ingresso, per colonne le variabili di uscita (Y) e le cui celle contengono
i valori assunti dalle variabili di uscita stesse. A esempio, dalla Tab. 7 si ot-
tiene la funzione ingresso-uscita espressa come somma di prodotti (6), quindi
il circuito digitale che ne risulta (vedi Fig. 12). Tuttavia, questo non é il cir-
cuito minimo, cioé il circuito con il minimo numero di operatori che implementa
tale funzione. In generale, la funzione minima puó essere ottenuta mediante i
teoremi dell’algebra di Boole oppure usando le mappe di Karnough presentate
brevemente nella sezione che segue.

Mappe di Karnough
Le mappe di Karnough sono tabelle che contengono un numero di caselle uguale
al numero di combinazioni binarie degli ingressi della rete logica (2n ). Ogni
casella ha come coordinate gli n bit di ingresso e contiene il valore logico
dell’uscita relativo alle coordinate della casella. A esempio, la mappa di Karnough
della tabella di veritá Tab. (7) é quella mostrata in Fig. 13 Popolata la mappa,
si raggruppano tutte le caselle contenenti ’1’ nel minor numero possibile di bloc-
chi di caselle adiacenti (cioé con un lato in comune). Ogni blocco é formato da
una singola casella oppure da un numero pari a una potenza del 2. Una casella
puó appartenere a piú blocchi. Nell’esempio si ha un blocco di 4 caselle (oriz-
zontale) e un di 2 caselle (verticale). Si noti che le caselle alle estremitá della
mappa tra loro opposte sono tra loro adiacenti immaginando di unire i margini
a formare un cilindro.
Una tale copertura della mappa permette di ottenere la funzione che lega l’uscita
agli ingressi espressa come somma di prodotti. Per l’esempio appena discusso
si ha
Y =A·B+C (7)
che equivale alla funzione Eqn. 6. Minimizzare la funzione logica permette di
minimizzare la complessitá del circuito logico che la implementa.
La funzione logica minima si puó anche ottenere con la copertura degli zeri
della mappa di Karnough. Un esempio é mostrato in Fig. 15. In questo modo
la funzione minima é espressa come prodotto di somme.

Y = (A + C) · (B + C) (8)
 9

A B C

Figure 14: Circuito logico minimo della tabella di veritá 7.

AB
C 00 01 11 10
0 1 1 1 1

1 0 1 0 0

Figure 15: Mappa di Karnough della tabella di veritá Tab. 7.