5.

Memorijska kola (leevi i flip-flopovi)

5.1. Leevi

5.1.1. RS le

Svaka memorija u raunaru se sastoji od potrebnog broja leeva. Le je logiko kolo
memorijskog tipa (dakle, kolo koje moe da memorie stanje na ulazu) sa dva izlaza koji su
komplementarni jedan drugom. Osnovni le se moe realizovati unakrsnim povezivanjem dva NILI
kola kao to je to prikazano na Sl.1.




Ulazi le kola oznaavaju se sa Set (S) i Reset (R). U toku normalnog rada izlazi Q i Q su
uvijek komplementarni jedan u odnosu na drugi. Pretpostavimo da su oba ulaza jednaka 0, izlaz
1 Q = , a izlaz 0 Q = . Izlaz kola G1 bie na 1, pa kako izlaz Q preko povratne grane pobuuje ulaz
kola G2, izlaz G2 e biti 0. Kolo e zbog toga biti stabilno sa 1 Q = i 0 Q = , kako smo i
pretpostavili na poetku. Ako se sada ulaz R postavi na 1, izlaz G1 e se promijeniti na 0. Oba ulaza
kola G2 bie na 0 tako da e se njegov izlaz promijeniti na 1. Le kolo e sada postati stabilno sa
0 Q = i 1 Q = .
Ponaanje le kola moe se opisati logikom tabelom datoj na Sl.2. Unakrsno NILI poznato je
pod nazivom RS le. Logiki simbol koji se koristi za predstavljanje RS lea takoe je prikazan na
Sl.2.









Analiziranjem logike tabele zakljuujemo sljedee: ulazna kombinacija S=1 i R=1 nije
dozvoljena, jer e oba izlaza u tom sluaju biti postavljena na 0, a to je u kontradikciji sa uslovom
komplementarnosti izlaza RS lea.
Kod velikog broja aplikacija le treba setovati ili resetovati u sinhronizmu sa nekim
upravljakim signalom. Na Sl.3 prikazano je kako se NILI le sa Sl.1 moe modifikovati ugradnjom
dodatnog upravljakog signala Control (C) koji je obino povezan na takt-signal. Rezultantno kolo
poznato je pod nazivom gejtovani le ili taktovani le.



S R Q Q_INV
0 0 nema promjene
0 1 0 1
1 0 1 0
1 1 nedefinisano
Sl.1. Le kolo sa NILI logikim kolima
Sl.2. Logika tabela i logiki simbol RS lea











Ovakvi tipovi leeva se nazivaju transparentnim, jer se njihovi izlazi mijenjaju kako se i ulazi
mijenjaju, pod uslovom da je ulaz dozvole (C) postavljen na visok logiki nivo.

5.1.2. D le

Jedan od naina da se eliminie neeljeno nedefinisano stanje kod RS lea sastoji se u tome da
se obezbjedi da ulazi S i R nikada ne budu istovremeno jednaki 1. Ovo se izvodi kod D lea kao na
Sl.4.











Ovaj le ima samo dva ulaza: D (Data podaci) i C (Control upravljaki). Ulaz D dovodi se
preko NI kola na ulaz S , a ulaz D preko invertora i NI kola na ulaz R . Sve dok je upravljaki ulaz
C=0 oba ulaza RS lea su postavljena na visok logiki nivo i kolo ne moe da promijeni svoje
stanje bez obzira na to sta dovedemo na ulaz D. Kada je C=1 tada je stanje na izlazu odreeno
stanjem na ulazu D. Ukoliko je D=1, Q se postavlja na 1 i kolo se nalazi u stanju set. Kada je D=0,
izlaz je Q=0 i kolo se nalazi u stanju reset. Logiki simbol D lea prikazan je na Sl.5.




5.2. Flip-flopovi

Flip-flop se definie kao bistabilno kolo (kolo sa dva stabilna logika stanja) koje koristi
specijalni upravljaki signal C radi odreivanja trenutaka u kojima se memorijski element odaziva
na promjene ulaznih podataka i trenutaka u kojima memorijski element mijenja svoje izlazno stanje.
S obzirom da signal C, kada je u pitanju flip-flop, ima sinhronizirajuu ulogu, on se naziva takt-
signal.
C S R G3 G4 Q
n+1
0 - - 0 0 Q
n
1 0 0 0 0 Q
n
1 0 1 1 0 0
1 1 0 0 1 1
1 1 1 1 1 nedefinisno
C D Q
n+1
0 x Q
n
1 0 0
1 1 1
Sl.3. Gejtovani NILI le
Sl.4. Logika ema i funkcionalna tabela D lea
Sl.5. Logiki simbol D lea
5.2.1. Metodi taktovanja

Postoji vei broj tipova flip-flopova koji se razlikuju po nainu taktovanja.
Uloga signala C kod lea prikazana je na Sl.6. U toku perioda t
1
..t
2
, kada je C=1, bilo kakva
promjena signala podataka na ulazu prenosi se kroz le. Tada za le kaemo da je transparentan.
Kada je C na logikoj nuli promjene podataka na ulazu lea nemaju uticaj na promjene podataka na
izlazu. Iz ovih razloga za leeve kaemo da su osjetljivi na nivo (level sensistive) ili da se okidaju
na nivo (level triggered).










Kod najveeg broja dananjih rjeenja flip-flopova koristi se tehnika okidanja na ivicu (edge
triggering). Na Sl.7. prokazano je ponaanje flip-flopa koji se okida pozitivnom, a na Sl.8.
ponaanje flip-flopa koji se okida negativnom ivicom.
Flip-flopovi imaju isti simbol kao i leevi sa izuzetkom jedne male, ali kljune, modifikacije
koja se odnosi na specifikaciju naina taktovanja. Simbol '>', koji se nalazi na kraju linije za
taktovanje, se naziva dinamiki ulazni simbol i ukazuje na to da se okidanje flip-flopa vri pri
prelazu signala C sa 0 na 1. Okidanje negativnom ivicom se oznaava kombinovanjem dinamikog
ulaznog simbola i simbola inverzije (krui na Sl.8.).
Sl.6. Le osjetljiv na nivo
Sl.7. Flip-flop koji se okida pozitivnom ivicom
Sl.8. Flip-flop koji se okida negativnom ivicom
5.2.2. JK flip-flop

Da bi se eliminisao neeljeni uslov koji dovodi do toga da izlazi RS flip-flopa budu nedefinisani
koristi se JK flip-flop. Kod ovog flip-flopa uslov kada su oba ulaza jednaka 1 ukazuje da izlaz
primi komplementarnu vrijednost. Struktura JK flip-flopova i odgovarajua logika tabela na
osnovu koje se opisuje njegovo ponaanje prikazane su na Sl.9.




5.2.3. T flip-flop

T flip-flop je poznat pod nazivom trigerski (trigger ili toggle), a karakterie se jedinstvenom
ulaznom linijom. Simbol T flip-flopa je prikazan na Sl.10a. Ako je T=1 kada se taktni impuls
mijenja sa 0 na 1, izlaz flip-flopa prelazi u komplementarno stanje u odnosu na tekue, a kada je
T=0 flip-flop ne mijenja svoje stanje. Funkcionalna tabela T flip-flopa prikazana je na Sl.10b, a
Karnoova mapa na slici Sl.10c.




Kao to je to prikazano na Sl.11, T flip-flop se moe konstruisati od JK flip-flopa (Sl.11a) ili od
D flip-flopa (Sl.11b). Treba naglasiti da T flip-flopovi nisu dostupni kao komponente nego se oni
konstruiu od JK i D flip-flopova.
Sl.9. JK flip-flop
Sl.10. T flip-flop




Zadatak 1. Realizovati:
a) D flip-flop pomou JK flip-flopa
b) D flip-flop pomou RS flip-flopa
c) T flip-flop pomou JK flip-flopa
d) T flip-flop pomou D flip-flopa.

a)
1
| ( )
n D
Q D Q Q DQ DQ
+
= + = +
1
|
n JK
Q JQ KQ
+
= +

1 1
| |
n D n JK
Q Q
+ +
=
DQ DQ JQ KQ + = +
D K = , D J = K D = , J D =


b)
1
| ( )
n D
Q D Q Q DQ DQ
+
= + = +

1
|
n RS
Q S RQ SQ RQ
+
= + = +


1 1
| |
n D n RS
Q Q
+ +
=
DQ DQ SQ RQ + = +
D S = , D R = R D = , S D =

Sl.11. Izvedene verzije T flip-flopa


c)
1
|
n T
Q T Q TQ TQ
+
= = +

1
|
n JK
Q JQ KQ
+
= +


1 1
| |
n T n JK
Q Q
+ +
=
TQ TQ JQ KQ + = +
T J = , T K = J T = , K T =


d)
1
|
n T
Q T Q TQ TQ
+
= = +

1
|
n D
Q D
+
=


1 1
| |
n T n D
Q Q
+ +
=
D T Q =



Zadatak 2. Odrediti talasni oblik za izlaz Q RS lea koji je osjetljiv na visok nivo ako su dati
talasni oblici ulaznih signala S, R i C.



Zadatak 3. Odrediti talasni oblik za izlaz Q memorijskog elementa D tipa ako su dati talasni oblici
ulaznih signala D i CLK. Razmotriti sluajeve kada je u pitanju okidanje na visok nivo, okidanje na
pozitivnu (prednju) i okidanje na negativnu (zadnju) ivicu.



Zadatak 4. Analizirati rad kola prikazanog na slici. Skicirati talasni oblik izlaza Z na vremenskom
dijagramu sa slike. Pretpostaviti da je poetno stanje Z=0.



Analizom kola na slici zakljuujemo da emo na izlazu Z u narednom trenutku imati:


1 n n n
Z AB Z AB Z
+
= = + .

Kada se zadana funkcija primjeni za zadani talasni oblik dobija se izlaz Z sa promjenom u vremenu
kao na sljedeoj slici.