Paolo Santinelli santinelli.paolo@unimo.

it

Esercizi di Reti Logiche Cap. 3 Reti logiche sequenziali Foglio1

Analizzare la rete sequenziale riportata e determinare:

1. le funzioni combinatorie di stato futuro;

2. la funzione combinatoria dell’uscita;
3. il diagramma degli stati (utilizzare la codifica indicata);
4. il tipo di automa (Mealy o Moore). +5V

FF0 FF1
1 Z
S y0 S y1
J Q J Q
X C C y1'
K R Q K R Q

ck

Y0 = y1’+y0’+y1’ X
A = 00
Y1 = y1’ y0 B = 01
R1 C = 11
Z = y1 y0 D = 10

Mealy •Moore

2 Dato il diagramma degli stati effettuare la sintesi a FFD del corrispondente automa.

1. Indicare il tipo di automa (Mealy o Moore).

2. Costruire la tabella di flusso.
3. Ricavare la tabella delle transizioni.
4. Ricavare la sintesi minima relativa allo stato futuro e all’uscita.

Codifica:

A = 00
B = 01
R2 C = 11
D = 10

Y1 = y1’y0

Y0 = y1’y0’+y1’x’

O = y1 y0
Paolo Santinelli santinelli.paolo@unimo.it

Esercizi di Reti Logiche Cap. 3 Reti logiche sequenziali Foglio2

Data la rete di figura determinare la massima frequenza applicabile all’ingresso di clock sapendo che il
tempo di set-up dei FF e pari a 10 nS, il tempo di propagazione clock-Q e’ pari a 15 nS, il tempo di
hold e’ pari a 10ns e ogni porta introduce un ritardo pari a 15 nS.

R3 fmax < 10 MHz fmax > 22 MHz • fmax < 25 MHz fmax < 35 MHz fmax < .......

Effettuare la sintesi di un automa riconoscitore della sequenza 110. L’automa deve essere
dotato di un ingresso X ed una uscita Y (oltre all’ingresso di reset asincrono e all’ingresso di
4 clock). L’uscita deve attivarsi per la durata di un ciclo di clock quando sull’ingresso X si
presenta la sequenza 110.
Produrre quanto segue:
1. Diagramma degli stati;
2. Tabella di flusso;
3. Tabella delle transizioni;
4. Funzioni di stato futuro in forma minima sp;
5. Sintesi dell’automa con FFD;
6. Sintesi dell’automa con FFJK;
7. Massima frequenza di funzionamento (punto 5) sapendo che:
Tck-Q = 5 ns; Tsup= 5 ns; Thold= 3 ns; Td = 10 ns, ritardo propagazione di una porta
elementare.
Y1=x y1’y0+ y1y0’
Y0=x y0’y1’+x y0y1+x’ y0’y1

J1=xy0; K1=y0
J0= x ⊕ y1; K0=x’+y1’

Tmin= Tck-Q+ Tsup+2 Td= 30 nS

Fmax<33 Mhz
Paolo Santinelli santinelli.paolo@unimo.it

Esercizi di Reti Logiche Cap. 3 Reti logiche sequenziali Foglio3

Analizzare la rete sequenziale riportata in figura. Determinare:

le funzioni combinatorie di comando dei FF;
la tabella delle transizioni
5
Il diagramma degli stati;
il tipo di automa;
la funzione svolta dall’automa.

J0 = K0 = y0 +y2’
J1 = K1 = y0
J2 = K2 = y0 y1+y2

L’Automa non presenta ingressi

sincroni; cambia stato ad ogni
fronte attivo del clock
percorrendo la sequenza
“principale:
S0,S1,S2,S3,S4. Se e’ posto
negli stati S5, S6 o S7, entro un
ciclo di clock assume
nuovamente uno stato della
sequenza principale.
L’automa rappresenta un
conatatore modulo 5.
S0 rappresenta lo stato assunto
a causa di un reset (asincrono).
S0=000, S1=001, S2=010,
S3=011, S4=100, S5=101,
S6=110, S7=111

Effettuare la sintesi a FFD dell'automa

a stati finiti di cui e' riportato il
diagramma degli stati. Indicare quale
tra le soluzioni riportate e' quella giusta.
6
Assegnazione degli stati:
A=00, B=01, C=10, D=11

1 2 3 4

R6 Y0=y1’y0+y1y0’+ y1y0 Y0=y1y0'+y1'y0+x’y1 Y0=y1’y0+y1y0’+x’y1 Y0=y1’y0+y1y0’+x’y1

Y1=xy1+x'y0’ Y1=x'y1’+xy0’ Y1=xy1’+xy0’ Y1=xy1’+xy0’
O=x’y1’+x’y0y1 O=y0’y1’+y0y1 O=x’y0’y1’+x’y0y1 O=x’y0’y1’+x’y0y1

Data la rete di figura determinare la massima frequenza applicabile all’ingresso di clock sapendo che il
tempo di set-up dei FF e pari a 5 nS, il tempo di propagazione clock-Q e’ pari a 15 nS, il tempo di hold
e’ pari a 10ns e ogni porta introduce un ritardo pari a 15 nS.

R7 1) fmax < 10 MHz 2) fmax > 22 MHz 3) fmax < 25 MHz 4) fmax < 20 MHz
Paolo Santinelli santinelli.paolo@unimo.it

Esercizi di Reti Logiche Cap. 3 Reti logiche sequenziali Foglio4

Effettuare la sintesi di un contatore binario modulo 8 che conta in avanti, dotato di ingresso di
8 abilitazione (ce#) attivo basso. Fare uso di Flip Flop D. Realizzare le reti di comando dei FF facendo
uso di multiplexer. Produrre quanto segue:
‰ Diagramma degli stati;
‰ tabella di flusso;
‰ tabella delle transizioni;
‰ funzioni di stato futuro in forma minima sp;
‰ sintesi delle funzioni ricavate impiegando multiplexer (meglio se a due ingressi di
selezione);
‰ schema logico del contatore;
‰ calcolare la massima frequenza di funzionamento sapendo che:
Tck-Q = 5 ns; Tsup= 5 ns; Thold= 3 ns; Td = 10 ns, tempo di ritardo propagazione dei
segnali attraverso il mux
Tabella di verità

Y2= y0 y2 y1 y2 y2 cece y2 y1 y0

Y1= y0 y1ce y1ce y0 y1

Y0=ce y0ce y0

Tmin =Tsup +Tcomb +Tck-Q =5nS+10nS+5nS =20nS

fmax = 50 Mhz
Paolo Santinelli santinelli.paolo@unimo.it

Esercizi di Reti Logiche Cap. 3 Reti logiche sequenziali Foglio5

9 Analizzare lo schema logico dell’automa a stati finiti riportato in figura.

+5V

FF T

T2 Pr# y2 1) Indicare il tipo di automa (mealy

T Q y2
o moore) motivando la risposta;
y2'
ck Q 2) ricavare il diagramma degli stati;
cl#
3) calcolare la massima frequenza
del segnale di clock
FF T
considerando i parametri
Pr# y1
T1
T Q y1 dinamici sotto riportati (indicare
y1' i passaggi).
ck Q
cl#
tempo di set-up dei FF ............= 5 nS;
FF T
tempo di hold dei FF ................=5 nS;
R9 tempo di prop. clock Q ..........= 15 nS;
T0 Pr# y0
T Q y0 tempo di ritardo di ogni porta ..= 5 nS.
y0'
ck Q
cl#

y0' y0 y1' y1 y2' y2

ck
cl#

Tipo di automa : Moore

000 010 100 110
Massima frequenza di clock, fmax = 33 Mhz

0 −> 2 −> 4 −> 6−> 0;

001 011 101 111
1−> 0; 3 −> 0, 5 −> 0; 7 −> 0

+5V

Y2 pr y2 y2
D Q
Analizzare il contatore FF D
y2'
rappresentato in figura ed ck
cl
Q

individuare la sequenza
ciclica generata in uscita
10 Y1 pr y1 y1
interpretando ciascuna D Q
FF D
configurazione binaria ck Q
y1'
cl
y2,y1,y0 come un numero
intero.
Y0 pr y0 y0
D Q
FF D
y0'
ck Q
cl

y0' y1' y2'

y0 y1 y2

Clock
Reset'

R10 1) 0,7,6,5,4,3,2,1 2) 0,1,2,3,4,5,6,7 3) 0,1,3,7,5,4,6,2 4) 0,1,5,7,3,4,6,2 5) 0,5,4,3

Paolo Santinelli santinelli.paolo@unimo.it

Esercizi di Reti Logiche Cap. 3 Reti logiche sequenziali Foglio6

Analizzare la rete sequenziale riportata e determinare:

1. le funzioni combinatorie di stato futuro;
2. la funzione combinatoria dell’uscita;
3. il diagramma degli stati (utilizzare la codifica indicata);
4. il tipo di automa (Mealy o Moore).

11

Y0 = X y0 + X y1

R Y1 = X y0 + X y1’
11
Z = X y0 y1

• Mealy Moore

Progettare un automa generatore di parita’ seriale. L’automa, dotato di un ingresso X ed una uscita P, riceve
una sequenza di bit di lunghezza arbitraria e ne detrmina la parita’. L’uscita si attiva se la sequenza ricevuta
12 presenta un numero pari di bit a 1. Deve inoltre essere presente un ingresso asincrono di reset per portare
l’automa nello stato iniziale.

Assegnazione degli stati

S0 = 0
S1 = 1

Data la rete di figura determinare la massima frequenza applicabile all’ingresso di clock

sapendo che il tempo di set-up dei FF e pari a 5 nS, il tempo di propagazione clock-Q e’ pari a
15 nS e ogni porta introduce un ritardo pari a 15 nS
Out
+5V +5V
I
DEV2 DEV2
13 S S
D Q D Q

CRQ C RQ

Clock
Reset#
R
13 fmax < 10 MHz fmax > 20 MHz fmax < 33 MHz • fmax < 20 MHz fmax < .......
Paolo Santinelli santinelli.paolo@unimo.it

Esercizi di Reti Logiche Cap. 3 Reti logiche sequenziali Foglio7

Il bus USB codifica le informazioni secodo una versione modificata del formato NRZ (non-return-to-zero) denominata NRZI
(non-return-to-zero inverted). Realizzare un automa di Mealy che converte una sequenza di informazioni (seriali) dal
formato NRZI nella corrispondente sequenza secondo il formato NRZ. La rete dovra’ presentare un ingresso X ed una
uscite O, oltre all’ingresso di reset (asincrono; quando attivo forza l’uscita a zero) ed all’ingresso di clock.

Il comportamento della rete e’ il seguente:

se bit adiacenti della sequenza di ingresso presentano un cambiamento di livello (0 -> 1, 1 -> 0),
14 il corrispondente bit in uscita risulta a 0;
se bit adiacenti della sequenza di ingresso non presentano alcun cambiamento di livello, il
corrispondente bit della sequenza di uscita risulta ad 1.

Il comportamento della rete e’ illustrato dal seguente esempio:

Sequenza in ingresso (NRZI):10001110011010

Sequenza in uscita (NRZ): x0110110101000

R
14

15 Analizzare lo schema logico dell’automa a stati finiti riportato in figura.

1. Indicare il tipo di automa (mealy o moore)

motivando la risposta;
2. ricavare il diagramma degli stati;
3. calcolare la massima frequenza del
segnale di clock considerando i parametri
dinamici sotto riportati (indicare i
passaggi).

tempo di set-up dei FF ............................= 5 nS;

tempo di hold dei FF ...............................= 5 nS;
tempo di propagazione clock-Q ..............= 15nS;
tempo di ritardo introdotto da ogni porta .= 5 nS.

J1 = x; K1 = x’ + y0’
J0 = x y1; K0 = x’
Z = y0 y1 x

R
15

T > tsetup + tck-q + tcomb = 5 nS + 15 nS + 5 nS = 25 nS f < 40 MHz

Paolo Santinelli santinelli.paolo@unimo.it

Esercizi di Reti Logiche Cap. 3 Reti logiche sequenziali Foglio8

Determinare lo stato dell’automa dopo cinque cicli di clock supponendo lo stato iniziale
corrispondente a Q0 ÷ Q3 = 1010.
Q0 Q1 Q2 Q3
+5V

16
D S Q DS Q D S Q DS Q

C RQ CR Q C RQ CRQ

Clock

R
16
Q0 ÷ Q3 = 1010 Q0 ÷ Q3 = 0101 Q0 ÷ Q3 = 0000 • Q0 ÷ Q3 = 1111 Q0 ÷ Q3 =

Determinare il modulo di conteggio del contatore di figura:

Q0 Q1

D Q D Q
17 clock
C C

Clock

R
17 M=1 M=2 • M=3 M=5 M = ...

Indicare le corrette funzioni di eccitazione relative alla sintesi di

un contatore binario modulo 8 che conta in avanti, la cui
sequenza di conteggio e’:
18 Q2 Q1 Q0 = 000, 001, 010, 011, 100, 101, 110, 111.

D0=Q2’ J0=K0=1 T0=Q2 D0=Q1 T0=Q1

R
D1=Q0 J1=K1=Q0 T1=Q0 D1=Q2 Q1 T1=1
18
D2=Q1 J2=K2=Q1 Q0 T2=Q1 Q0 D2=Q0’ T2=Q0

Data la rete di figura Q0 Q1 Q2

+5V
determinare la massima
frequenza applicabile
all’ingresso di clock sapendo
che il tempo di set-up dei FF e
pari a 5 nS, il tempo di hold e’
19 di 5 nS, il tempo di D
S
Q D
S
Q D
S
Q
propagazione clock-Q e’ pari
CR Q CRQ CRQ
a 10 nS e ogni porta introduce
un ritardo pari a 15 nS.

clock

R
19 fmax < 10 MHz fmax > 22 MHz fmax < 33 MHz fmax < 35 MHz fmax < .......
Paolo Santinelli santinelli.paolo@unimo.it

Esercizi di Reti Logiche Cap. 3 Reti logiche sequenziali Foglio9

Realizzare un automa a stati finiti per il controllo dell’unita’ di elaborazione di una semplice CPU.
L’automa permette l’esecuzione delle istruzione assumendo gli stati: FETCH, DECODE, ADDRESS,
LOAD o STORE e quando necessario WRITE BACK. L’ingresso L/S# proveniente dal registro
istruzione indica all’automa se l’istruzione in esecuzione e’ di lettura in memoria o di scrittura.
Si ipotizzi la presenza delle sole uscite per
memory read ( MR#) e memory write
(MW#) che dovranno correttamente
attivarsi negli stati in cui e’ previsto
20 l’accesso alla memoria.
Nota: Effettuare la seguente codifica degli
stati:
• Fetch ......... = 0;
• Decode ...... = 1;
• Address ..... = 2;
• Load .......... = 3;
• Write B ...... = 4;
• Store .......... = 5.

1. Indicare il tipo di automa (Mealy o Moore).

2. Costruire la tabella di flusso.
3. Ricavare la tabella delle transizioni.
4. Costruire le K-mappe e ricavare la sintesi minima (a FFD) relativa allo stato futuro e alle uscite.
5. Disegnare lo schema logico dell’automa.

R
20
Paolo Santinelli santinelli.paolo@unimo.it

Esercizi di Reti Logiche Cap. 3 Reti logiche sequenziali Foglio10

Realizzare un contatore binario modulo 4 con ingresso di enable attivo alto ed ingresso di
21 Up/Down#. Il contatore presenta 2 uscite (y1, y0) coincidenti con lo stato presente, due ingressi
E, U/D# ed il segnale di clock.
1. Determinare il diagramma degli stati.
2. Indicare il tipo di automa (Mealy o Moore).
3. Costruire la tabella di flusso.
4. Ricavare la tabella di transizione.
5. Ricavare la sintesi minima relativa allo stato futuro ed alle uscite.

R
21
Paolo Santinelli santinelli.paolo@unimo.it

Esercizi di Reti Logiche Cap. 3 Reti logiche sequenziali Foglio11

Il bus USB codifica le informazioni secodo una versione modificata del formato NRZ (non-return-to-
zero) denominata NRZI (non-return-to-zero inverted).
Realizzare un automa di Mealy che converte una sequenza di informazioni (seriali) nella
corrispondente sequenza secondo il formato NRZI. La rete dovra’ presentare un ingresso X ed una
uscite Y, oltre all’ingresso di reset (asincrono, quando attivo forza l’uscita a zero) ed all’ingresso di
clock.
Il comportamento della rete e’ il seguente:
22 se in ingresso si presenta un bit a zero (0) l’uscita cambiera’ stato;
se in ingresso si presenta un bit a uno (1) lo stato dell’uscita risultera’ inalterato.
Il comportamento della rete e’ illustrato dal seguente esempio (si e’ assunto 0 lo stato iniziale
dell’uscita) :
Sequenza in ingresso: 10001110011010
Sequenza in uscita (NRZI): 01011110111001

R
22

23 Analizzare lo schema logico dell’automa a stati finiti riportato in figura.

X
1) Indicare il tipo di automa (mealy o moore)
+5V motivando la risposta;
FF1 FF0 2) ricavare il diagramma degli stati;
Y
3) calcolare la massima frequenza del segnale di
Q1 Q0 clock considerando i parametri dinamici sotto
S S
J Q J Q riportati (indicare i passaggi).
C C
K R Q KR Q tempo di set-up dei FF .......................... = 5 nS;
tempo di hold dei FF ............................. = 5 nS;
tempo di propagazione clock-Q ............ = 15 nS;
Ck tempo di ritardo introdotto da ogni porta = 5 nS.
J1 = K1 = Q0’ Automa di Moore (l’uscita dipende solo dallo stato presente (Q1,Q0) )
J0 = x ; K0 = Q1’

R
23

T min > Tset-up + Td-clock-Q → T min > 5 nS + 15 nS → T min > 20 nS → fmax < 1/20 ns; fmax < 50 Mhz