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4 Codifica Degli Stati Di Reti Sequenziali Asincrone
4 Codifica Degli Stati Di Reti Sequenziali Asincrone
4 Codifica Degli Stati Di Reti Sequenziali Asincrone
Reti asincrone
Elaborazione asincrona
Procedimenti di sintesi e analisi
Memorie binarie
ingresso i
s(t+t) = s*(t)
stato presente s
uscita
u* = F(i,s)
stato futuro
s* = G(i,s)
rete
combinatoria
ideale
uscita
m
n
r
stato
futuro
Il procedimento di sintesi
Il procedimento di analisi
i2, u2
i2, u1/u2
a
i3
i3
i1
a
i2
b
b
Esempio di situazione
dingresso pericolosa:
10 01
10 11 01
10 00 01
Possibili malfunzionamenti
X1 X2
00 01 11
10
X1
X2
s.p. A
X1
X1
X2
X2
s.p. A
s.p. A
10 - 11 - 01
10 - 00 - 01
I1
I2
I3
00
00
01
00
01
00
01
10
11
00
11
11
10
00
11
10
11 00 00
11 01 00
11 10 00
corsa non critica
Transizione multipla
01 10 10
01 00 00
01 11 11
corsa critica
Nelle colonne con una sola stabilit si inserisce il simbolo dello stato
stabile al posto di eventuali condizioni dindifferenza.
01
11
Grafo
delle adiacenze
10
y1/y2
CD
y1y2
00
01
11
10
00
00,0
00,0
10,-
01,0
01
00,0
00,0
01,0
01,0
11
11,1
11,1
10,1
01,-
10
11,1
11,1
10,1
10,1
Mappa di codifica
s.p.
00
01
11
10
,0
,0
,-
,0
-,-
,-
,1
,-
,0
,0
,0
,0
y1/y2
s.f., Z
X1X2
y1y2
X1X2
00
01
11
10
00
00,0
00,0
01,-
11,0
01
00,0
11,-
01,1
11,0
11
00,0
11,0
11,0
11,0
10
00,0
--,-
--,-
11,0
y1y2
00
01
11
10
00
00,0
00,0
01,-
11,0
01
--,-
11,-
01,1
11,-
11
00,0
11,0
11,0
11,0
10
--,-
--,-
--,-
--,-
I1
I2
I3
C
A
Transizioni multiple
A
I1
I2
I3
C-
C
A
4. Alee statiche
CD
CD
D-latch
00
01
11
00
10
01
11
10
a
0 0,0 0,0 1,- 0,0
b
1 1,1 1,1 1,1 0,Y,Z
D
C
Z = y
Y = C D + C y
CD
00
01
11
10
a
0
b
1
Y
y
stato
presente
Y
stato
futuro
Y = C D + C y + D y
Sintesi
RSA
x
Lampada da tavolo
x
Divisore x2
della frequenza
di un segnale periodico
T0
z
2T0
1,0
1,-
0,0
0,0
1,1
1,-
0,1
2: Tabella di flusso
x
stato
0
,1
,0
,0
,1
1
,,0
,,1
CONTROLLI FORMALI
1. In ogni riga ci deve essere almeno una condizione di stabilit.
2. In ogni colonna si deve raggiungere sempre una stabilit.
3. Le situazioni di instabilit devono indicare uno stato futuro stabile
nella colonna (assenza di transizioni multiple).
x
y1,y2
:00
:01
:11
:10
0
00,1
11,0
11,0
00,1
1
01,01,0
10,10,1
Y1Y2, z
4: Espressioni
Ipotesi: si desiderano reti minime di tipo SP
y1y2
y1y2
y1y2
00 01 11 10 x
00 01 11 10 x
00 01 11 10
0 0 1 1 0
0 0 1 1 0
0 1 0 0 1
1 0
1 1
1 -
z = y2
5: Schema logico
x
x.y1
y2.y1
x.y2
x.y1
y2.y1
Fan-out >1
Y2
Grafi
primitivi e
non primitivi
Grafo primitivo
Grafo degli stati primitivo Grafo in cui ogni stato stabile
per una ed una sola configurazione dingresso.
Per individuare le esigenze di stati interni poste dalla specifica
di comportamento spesso utile iniziare il progetto con un
grafo primitivo.
Di norma il grafo primitivo non ha il minimo numero possibile
di stati interni
Nota la tabella di flusso primitiva (una sola stabilit per riga),
abbastanza agevole individuare lautoma minimo
X1
RSA
X2
Comportamento: riconoscitore della sequenza di ingresso X1X2 = 00-01-11
(i segnali di ingresso non cambiano mai contemporaneamente).
X1X2
X1X2
00
01
01
A,0
B,0
11
11
00
01
01
A,0
C,1
B,0
00
00
01
11
00
10
01
E,0
10
10
11
C,1
00
10
D,0
11
F,0
D,0
01
10
11
01
10
01
11
11
Grafo
primitivo
6 stati
Grafo
non primitivo
4 stati
y1y2
01
11
10
00
01
11
10
00
00
01
01
11
11
10
10
Y1Y2,z
10,0
11,0
Y1
luno o laltro ?
entrambi !
Y2
00
01
11
10
00
01
11
10
Analisi
Y1 = x2y2+x1y2+x1x2y1
Y2 = x2y2+x1y2+x1x2y1
z = y1
Y2 y2
Y1 y1
y1y2
00
01
11
10
00
0
1
1
0
x1x2
01
11
0
0
0
1
1
1
0
1
Y1
10
0
1
1
0
y1y2
00
01
11
10
00
0
1
1
0
x1x2
01
11
1
0
1
1
0
1
0
0
Y2
10
0
1
1
0
x1x2
01
11
B,0 A,0
B,0 C,D,1 C,1
D,1 A,-
10
A,0
-,C,1
-,-
00
11
10
A
0
01
B
0
00
11
Funziona in modox1x2
fondamentale
y1y2 00
01
11
10
00 00,0 01,0 00,0 00,0
01 11,0 01,0 11,0 11,0
11 11,1 10,1 11,1 11,1
10 00,1 10,1 00,1 00,1
Non ci sono corse critiche
Modello di Mealy
z cambia valore
ad ogni ingresso
preceduto da 01
01
D
1
01
00
11
01
C
1
Modello di Moore
00
11
10
Y1
Y1 = (x1y2)(x1y1)(x2y1)
= x1.y2 + x1.y1+ x2.y1
Y2
Y2 = (x2y1)(x1y1y2)
= x2.y1 + x1.y1.y2
z
= x1.x2.y1.y2
x1x2
y1y2
00
01
11
10
x1x2
x1x2
00 01 11
0 0 0
0 0 1
0 1 1
0 1 1
10
0
1
1
1
y1y2
00
01
11
10
00 01 11
0 1 1
0 1 1
0 0 0
0 0 0
Y1
Stato instabile
z = x1.x2.y1.y2
Y2 = x2.y1 + x1.y1.y2
10
0
1
0
0
y1y2
00
01
11
10
y1y2
00
01
11
10
00
00,0
00,0
00,0
00,0
10
0
0
0
0
Y2
x1x2
01 11
01,0 01,0
01,1 11,0
10,0 10,0
10,0 10,0
00 01 11
0 0 0
0 1 0
0 0 0
0 0 0
10
00,0
11,0
10,0
10,0
Y1Y2,z
. e tre soli
stati interni
00
10
01
11
10
D
0
Y1Y2,z
B
1
01
11
00
00,0
00,0
00,0
00,0
01
00
A
0
00
y1y2
00
01
11
10
x1x2
01 11
01,0 01,0
01,1 11,0
10,0 10,0
10,0 10,0
11
y1y2
00=A
01=B
10=D
00
A,0
A,A,0
x1x2
01 11 10
B,- D,0 A,0
B,1 D,- -,D,0 D,0 D,0
10
00,0
11,0
10,0
10,0
y1y2
00
01
11
10
00
00,01
00,01
10,00
00,00
x1x2
01
11
00,01 01,11
00,01 01,11
11,10 11,10
00,00 01,0
Le righe A e B
possono essere sostituite
da una sola riga AB
x1x2
y1y2 00
01
11
10
10
11,11 AB=a a,01 a,01 a,11 C1C
a,-- C,10 C,10 C,10
11,11
11,10
11,10
Memorie binarie
Memorie binarie
Scrivi uno
Memorizza
Scrivi zero
Q
bit
Semplicit
duso
Latch SR
comando
di set
S
comando
di reset R
SR
00
01
A,0
Q bit in
memoria
S
0
1
0
R
0
0
1
SR
00
10
00
01
00
00
10
10
01
Q
Q
1
0
B,1
tempo
SR
SR
s.p. 00
01
11
10
A,0 A,0
-,-
B,-
B,1
-,-
B,1
A,-
1 1
Y = S + R . y
s.f.,Q
SR
SR
00 01 11 10
A0 0,0 0,0 -,- 1,-
00 01 11 10
0 0 0 - 1
1 1
00 01 11 10
0 0 0 - 1
Q=y
Y = R . (S + y)
Schemi logici
Q
S
S
R
= S (R y)
Y = S + R . y
Q=y
S
tw>2tp
Q
S
R
Schemi logici
Q
R
= R (S y)
Y = R . (S + y)
Q=y
R
tw>2tp
R
S
Uscite complementari
S
SR
y
00 01 11 10
A0 0,0 0,0 -,- 1,-
Q
S
Y,Q
Y = S + R . y
S
SR
Q
X
R
Q=y
00 01 11
10
0 0,01 0,01 1,01 1,01
1 1,10 0,11 1,11 1,10
X = R y = R + y = Q
Y,QX
D-Latch
0
1
00
0,0
1,1
D
C
01
11
0,0 1,1,1 1,1
Y,Q
10
0,0
0,-
Q = y
Y = C D + C y + D y
= C D + y (C + D)
= (C D) (y (C D))
y
C
D
Y
1
2
y
Schema logico
C
D
Y
1
2
y
C
D
campionamento
3
D
4
2
memorizzazione
Flip-Flop D
b {A,B}
c {C,D}
d {D,F,H}
{A,E,G}
1 {A,B}
{B}
2 {E,G}
CD
00
01
11
10
a/b,0 b,0
a,0
a,0
a/b,0 b,0
d,-
a,0
{C}
{D,F,H}
c,1
c/d,1 d,1
a,-
c,1
c/d,1 d,1
d,1
3 {C,D}
4 {F,H}
CD
CD
00
01
11
10
00
01
11
10
,0
,0
,0
,0
1,0
1,0
4,-
2,0
,0
,0
,-
-,-
1,0
1,0
2,0
2,0
,1
,1
-,-
,-
3,1
3,1
4,1
2,-
,1
,1
,1
,1
3,1
3,1
4,1
4,1
y2
y1
y1y2
CD
00
01
11
10
00
00,0
00,0
10,1
10,1
01
11
01,0 00,0
01,0 11,11,1 11,1
11,1 --,Y1Y2,Q
10
00,0
--,11,1
00,-
Q = y1
Y1 = C y2 + C y1 + y1 y2
Y2 = C D + C y2 + D y2
= (C D) (y2 (C D))
Schema logico
Y1 = (C y2) (y1 (C y2))
C
D
Y2 = (C D) (y2 (C D))
3
1
4
Y2
2
y2
3
1
2
y1
Y1
Q = y1
Schema logico
3
C
D
Flip-Flop D
Master-Slave
C
D-Latch Master
D-Latch Slave
Il Flip-Flop D Master-Slave
D
DM
QM
DS
QS
CM
QM
CS
QS
C
C
D
QM
QS
campionamento
memorizzazione
Il Flip-Flop D Master-Slave
D
DM
QM
DS
QS
CM
QM
CS
QS
C
C
D
QM
QS
tsu th
1
2
D
QM
QS
DM
QM
CM
QM
DS
QS
CS
QS
Il flip-flop D Edge-Triggered
6
comandi asincroni:
Clear (CLR = 0) Q = 0
Preset (PRE = 0) Q = 1
(CLK) C
5
6
D
rete combinatoria
di aggiornamento
dello stato
3
4
Q = y1
1
2
Y1 = y2 (y1 y3)
Y2 = C (y2 (D y3))
y3
Y3 = C y2 (D y3)
y2
y1
Y1
Y2
Y3
Espressioni
Y1 = y2 (y1 y3)
Espressioni SP
Q = y1
Y1 = y2 + y1 y3
Y2 = C (y2 (D y3))
y1y2y3
Y3 = C y2 (D y3)
Y2 = C + y2 (D + y3)
Y3 = C + y2 + D y3
000
001
011
010
100
101
111
110
00
111,0
111,0
011,0
011,0
111,1
111,1
111,1
011,1
01
11
111,0 101,0
111,0 101,0
011,0 001,0
011,0 010,0
111,1 101,1
111,1 101,1
111,1 101,1
011,1 010,1
Y1Y2Y3,Q
10
101,0
101,0
010,0
010,0
101,1
101,1
110,1
010,1
stati
transizioni
stabili
dirette
instabili
multiple
y1y2y3
000
001
011
010
100
101
111
110
00
111,0
111,0
011,0
011,0
111,1
111,1
111,1
011,1
01
11
111,0 101,0
111,0 101,0
011,0 001,0
011,0 010,0
111,1 101,1
111,1 101,1
111,1 101,1
011,1 010,1
Y1Y2Y3,Q
stati
transizioni
stabili
dirette
instabili
multiple
10
101,0
101,0
010,0
010,0
101,1
101,1
110,1
010,1
011
010
111
101
1
2
3
4
00
1,0
1,0
3,1
3,1
CD
01 11
1,0 4,1,0 2,0
3,1 4,1
3,1 4,1
CD=0-
1,0
1
2
3
4
0-
1-
111
10
2,0
10
2,0
2,0
2,4,1
4,1
11
10
0-
3,1
0-
Fronte del
clock
Segnale
D
set-up hold
Segnale
Q
risposta