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Esercizi
1. interfaccia seriale/parallelo
2. interfaccia parallelo/seriale
3. accumulatore (e calcolo di una media)
metodologia di progetto
scomposizione in blocchi e definizione dei segnali
interni
diagramma degli stati della FSM
scrittura del codice
 Esercizio 1: serie/ parallelo 2

Un sistema FPGA, funzionante a 100 KHz, utilizzato per la

conversione serie/parallelo di un segnale a 8 bit.
Un ciclo di lettura/scrittura viene attivato portando alto per un ciclo
di clock il segnale AVVIO; il dato a 8 bit viene trasmesso in modo
seriale sulla porta IN_DATA (1 bit per ciclo di clock) partendo da
MSB. Un ciclo di clock dopo lacquisizione degli 8 bit, il valore letto
deve essere trasmesso sulla porta di uscita OUT_DATA. Durante
la lettura seriale sulla porta di uscita deve rimanere lultimo valore
letto.
Al termine delle operazioni di acquisizione e trasmissione il
circuito si riporta nello stato iniziale in attesa di una nuova lettura.
 Esercizio 1: serie/ parallelo 3

entity serieparallelo is
port(
CLK : in std_logic;
RESET : in std_logic;
AVVIO : in std_logic;
IN_DATA : in std_logic;
OUT_DATA : out std_logic_vector(7 downto 0)
);
end serieparallelo;
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Schema a blocchi
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Diagramma degli stati

AVVIO = 1 fineciclo=1 = 1
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Suggerimenti per la simulazione

Ricordarsi di applicare il segnale di
reset per inizializzare il sistema
Visualizzare i vettori utilizzando una
base decimale
(nel menu per generare le forma donda: signal radix: unsigned
decimal)

Visualizzare le uscite dei registri pi

importanti (in particolare quelli associati
ai contatori)
visualizzare lo stato corrente
Simulazione funzionale: IN_DATA = 1 7

CLK
RESET
AVVIO
IN_DATA
OUT_DATA
uscita_contatore
stato corrente
 Simulazione funzionale: IN_DATA = 0 8

CLK
RESET
AVVIO
IN_DATA
OUT_DATA
uscita_contatore
stato corrente