Cap4 CircuitiSequenziali

Università degli Dipartimento di Ingegneria
Studi di Palermo
Circuiti Logici Sequenziali
prof. Orazio Gambino
DINFO/Università degli Studi di Palermo

Generalità
➢ Dal diagramma a blocchi di un circuito sequenziale si evince

che è formato da un circuito combinatorio ed un elemento di
memoria che retroaziona in ingresso lo stato attuale. L’output
non dipende solo dagli ingressi ma dallo stato del circuito e lo
stato futuro dipende sia dagli ingressi che dallo stato
presente. Ci sono due tipi di c.s. : sincrono ed asincrono. Nel
primo, lo stato è noto dall’input a tempo discreto, nel secondo
è noto dall’input a tempo continuo.
2 - RETI LOGICHE
Generalità
➢ Abbiamo già visto che una ➢ In (a) è rappresentato un
porta logica è caratterizzata elemento chiamato buffer
anche da un tempo di che presenta in uscita il
propagazione tpd per cui suo ingresso con un tempo
l’output viene presentato in tpd. La retroazione (o
uscita al tempo t+tpd e feedback) riapplica l’uscita
quindi l’informazione è all’ingresso per cui il valore
memorizzata nel tempo tpd, 0 (a) o 1(b) si ripresenterà
ma tpd è troppo breve. in uscita con valore t+n*tpd
con n=1,2,3 … Un buffer
può essere realizzato con
due invertitori, in quanto la
retroazione non deve
essere negativa.
3 - RETI LOGICHE
Generalità
➢ Altri tipi di circuiti di
memoria asincroni sono i
Latch che modificano
l’informazione memorizzata
grazie all’uso di porta NOR
o NAND. I Latch sincroni
vengono chiamati Flip-Flop
(multivibratori bistabili). ➢ In figura viene mostrato il
Essi hanno un ulteriore d. a blocchi di un circuito
ingresso chiamato clock in sequenziale sincrono. Si
modo che lo stato cambi noti l’ingresso di clock nel
solo in istanti di tempo ben blocco dei Flip-Flops.
determinati.
4 - RETI LOGICHE
Flip-Flop interpretazione della tabella di verità
➢ Il Flip-Flop ha due
ingressi e due uscite,
tra loro complementari,
Qn,Qn con le quali
indichiamo le uscite al
tempo t che sono
anche lo stato del Flip- ➢ In questo momento i
Flop. Con Qn+1, Qn+1 due elementi circuitali
indichiamo il nuovo sono ignoti per eviden-
stato al tempo t+1,cioè ziare i collegamenti
dopo l’applicazione (verde) che fanno parte
degli ingressi. della retroazione.
5 - RETI LOGICHE
Flip-Flop generalità
➢ In elettronica vengono
chiamati multivibratori
bistabili, dove Il termine
bistabile indica che ci sono
solo 2 stati stabili:
Qn=0,Qn=1e Qn=1,Qn=0.
➢ La retroazione consiste Nel presente corso la
nel riportare, tutto in definizione di Latch e Flip-
parte, il segnale d’uscita Flop identificano lo stesso
in ingresso. Nei Flip-Flop circuito specificando
i segnali d’uscita rientra- nell’uno o nell’altro caso se
no in ciascuno dei due sincrono o asincrono.
ingressi.
6 - RETI LOGICHE
Flip-Flop RS con porte NOR
S R Q Q
1 n+1 n+1
1 0 1 0
0 1 0 1
0 0 Qn Qn
2
1 1 − −
➢ S=1,R=0
Qualunque sia lo stato Qn in ingresso alla NOR 2, la sua uscita
Q’n+1 è forzata ad essere 0. Q’n+1 è posta in ingresso alla
NOR1, che con l’altro ingresso R=0 forza l’uscita Qn+1 ad
essere 1, indipendentemente dal valore Qn Si dice che il Flip-
Flop è nello stato di Set.
7 - RETI LOGICHE
S R Q Q
1 n+1 n+1
1 0 1 0
0 1 0 1
0 0 Qn Qn
2
1 1 − −
In questa versione del Flip-

Flop la retroazione è stata
aperta per mostrare come i
segnali si propagano
all’interno del circuito. Si noti
come il nuovo stato Q’n+1
influenzi l’ingresso alla NOR
8 - RETI LOGICHE 1 DINFO/Università degli Studi di Palermo
S R Q Q
1 n+1 n+1
1 0 1 0
0 1 0 1
0 0 Qn Qn
2
1 1 − −
➢ S=0,R=1
Qualunque sia lo stato Q’n in ingresso alla NOR 1, la sua uscita
Qn+1 è forzata ad essere 0. Qn+1 è posta in ingresso alla
NOR1, che con l’altro ingresso S=0 forza l’uscita Q’n+1 ad
essere 1, indipendentemente dal valore Qn. Si dice che il Flip-
Flop è in condizione di Reset.
9 - RETI LOGICHE
S R Q Q
1 n+1 n+1
1 0 1 0
0 1 0 1
0 0 Qn Qn
2
1 1 − −
➢ Flip-Flop in cui la
retroazione è stata
aperta per mostrare i
segnali.
10 - RETI LOGICHE
S R Q Q
1 n+1 n+1
1 0 1 0
0 1 0 1
0 0 Qn Qn
2
1 1 − −
➢ S=0,R=0
Entrambi gli ingressi RS NON forzano le uscite a cambiare il
loro stato, per cui se Qn= 0 e Qn=1 o viceversa, le uscite
saranno sempre Qn+1=Qn e Q’n+1=Q’n
11 - RETI LOGICHE
S R Q Q
1 n+1 n+1
1 0 1 0
0 1 0 1
0 0 Qn Qn
2
1 1 − −
➢ Flip.Flop con catena di

retroazione aperta.
Assegnando i valori a
Qn e Q’n si ottengono
gli stessi valori allo
stato n+1
12 - RETI LOGICHE
S R Q Q
1 n+1 n+1
1 0 1 0
0 1 0 1
0 0 Qn Qn
2
1 1 − −
➢ S=1;R=1
E’ una condizione non usata (o indefinita) in quanto entrambe
le uscite sarebbero forzate ai valore Qn+1=0 e Q’n+1=0, in
contrasto col normale funzionamento del circuito. Ma quando si
passa allo stato S=0,R=0 l’uscita è indeterminata perché
entrambi gli ingressi non passano a‘0 contemporaneamente.
13 - RETI LOGICHE
➢ Con gli ingressi S=1,R=1 le uscite
S R Qn Qn Q Q sono Qn+1=0, Qn+1=0
n+1 n+1
➢ Nel primo caso, si ha la configu-
1 1 X X 0 0
razione intermedia S=0,R=1;
0 1 0 0 0 1 ➢ Nel secondo, si ha la
0 0 0 1 0 1 configurazione intermedia
1 1 X X 0 0 S=1,R=0.
➢ L’uscita è indeterminata perché
1 0 0 0 1 0
nel primo caso è Qn+1=0, Qn+1=1,
0 0 1 0 1 0 mentre nel secondo è
Qn+1=1,Qn+1=0
Qn +1 = R + Qn ➢ Quindi nel passaggio dalla
configurazione SR=11 a quella
Qn +1 = S + Qn SR=00 l’uscita non è determinata
14 - RETI LOGICHE
Flip-Flop RS con porte NAND
➢ Il Flip-Flop può ➢ In questo tipo di Flip-
anche essere Flop la logica di
realizzato con porte comando è negativa:
NAND. lo stato di Set è
➢ I collegamenti tra le impostato per S=0 e
due porte sono lo stato di Reset è
analoghi a quelli con impostato per R=0.
le porte NOR. Per questo motivo
entrambi gli ingressi
appaiono con il
simbolo della
15 - RETI LOGICHE negazione.DINFO/Università degli Studi di Palermo
Flip-Flop con porte NAND
1
➢ S=1,R=0
Qualunque sia lo stato Qn in ingresso alla NAND2, la sua uscita
Q’n+1 è forzata ad essere 1. Q’n+1 è posta in ingresso alla NAND1,
che con l’altro ingresso S=1 forza l’uscita Qn+1 ad essere 0,
indipendentemente dal valore Qn. Questa è per il Flip-Flop a porte
NAND la condizione di Reset.
16 - RETI LOGICHE
1
1 ➢ Apertura della
catena di
retroazione e presa
visione della
0
propagazione dei
segnali.
17 - RETI LOGICHE
1
➢ S=0,R=1
Qualunque sia l’uscita Q’n, l’uscita Qn+1 = 1 che, riportata sulla
NAND 2 e con R=1, darà Q’n+1=0.
In questo tipo di FLIP-FLOP la condizione di Set è data da
S=0.
18 - RETI LOGICHE
1 S R Q Q
n+1 n+1
1 0 0 1
0 1 1 0
2 1 1 Qn Qn
0 0 - -
0
1
19 - RETI LOGICHE
S R Q Q
1 n+1 n+1
1 0 0 1
0 1 1 0
1 1 Qn Qn
2
0 0 - -
➢ S=1;R=1
Entrambi gli ingressi RS NON forzano le uscite a cambiare il
loro stato, per cui se Qn= 0 e Qn=1 o viceversa, le uscite
saranno sempre Qn+1=Qn e Q’n+1=Q’n
20 - RETI LOGICHE
S R Q Q
1 n+1 n+1
1 0 0 1
0 1 1 0
1 1 Qn Qn
2
0 0 - -
Le uscite ripropon-
gono lo stato
precedente.
21 - RETI LOGICHE
1 S R Q Q
n+1 n+1
1 0 0 1
0 1 1 0
1 1 Qn Qn
2
0 0 - -
➢ S=0,R=0
E’ una condizione non usata (o indefinita) in quanto entrambe
le uscite sarebbero forzate ai valore Qn+1=1 e Q’n+1=1, in
contrasto col normale funzionamento del circuito. Ma quando si
passa allo stato S=1,R=1 l’uscita è indeterminata perché
entrambi gli ingressi non passano a 0 contemporaneamente.
22 - RETI LOGICHE
➢ Con gli ingressi S’=0,R’=0 le
S R Qn Qn Q Q uscite sono Qn+1=1, Qn+1=1
n+1 n+1
➢ Nel primo caso, si ha la configu-
0 0 X X 1 1
razione intermedia S=0,R=1;
0 1 1 1 1 0 ➢ Nel secondo, si ha la
1 1 1 0 1 0 configurazione intermedia
0 0 X X 1 1 S=1,R=0.
➢ L’uscita è indeterminata perché
1 0 1 1 0 1
nel primo caso è Qn+1=1, Q’n+1=0,
1 1 0 1 0 1 mentre nel secondo è
Qn+1=0,Q’n+1=1
➢ Quindi nel passaggio dalla
Qn +1 = SQn configurazione S’R’=00 a quella
S’R’=00 l’uscita NON è
Qn +1 = RQn determinata.
23 - RETI LOGICHE
Intervallo o tempo
Il segnale di clock
di propagazione
➢ Il clock viene applicato come

ulteriore ingresso nei circuiti
sincroni.
➢ Il suo fine è quello di
sincronizzare gli ingressi dei vari
circuiti integrati presenti su una
➢ Il segnale di clock è un treno di
scheda elettronica.
onde quadre, cioè caratterizzato
da periodo ed ampiezza costanti. ➢ Il trigger, di salita o di discesa
Nella figura viene evidenziato il (come pure il livello alto o basso
fronte di salita (0→1). Sia il del clock), determina l’abilitazione
fronte di salita che di discesa degli ingressi che, anche se
vengono chiamati trigger. presenti, non hanno alcun effetto
senza la presenza del corretto
➢ Il concetto di stato successivo è
trigger (o livello) del clock.
più chiaro in un circuito sincrono:
è lo stato (uscita) che si ha dopo
il trigger.
24 - RETI LOGICHE
Flip-Flop RS con porte NAND sincrono
C S R Q n+1 Q n+1
0 X X Qn Qn
1 0 0 Qn Qn
1 0 1 0 1
1 1 0 1 0
1 1 1 - -
Il Clock C viene applicato contemporaneamente a due
circuiti di abilitazione, fatti però da porte NAND. A
causa dell’uscita negata di queste porte, il pilotaggio
del Flip Flop RS a valle diventa a logica positiva, infatti
agli ingressi RS non appare la negazione.
25 - RETI LOGICHE
1 C S R Q n+1 Q n+1
0 X X Qn Qn
0 1 0 0 Qn Qn
1 0 1 0 1
1
1 1 0 1 0
1 1 1 - -
C=0
S R Q Q
In ingresso al Latch RS si ha 11 per n+1 n+1
cui, qualunque siano gli ingressi, si 1 0 0 1
ha Qn+1=Qn,Q’n+1=Q’n. 0 1 1 0
1 1 Qn Qn
Tabella Latch RS
26 - RETI LOGICHE
→ 0 0 - -
0 1 C S R Q n+1 Q n+1
0 X X Qn Qn
1 1 0 0 Qn Qn
1 0 1 0 1
1
0 1 1 0 1 0
1 1 1 - -
C=1,S=0, R=0
S R Q Q
Si ricade nella condizione n+1 n+1
precedente 1 0 0 1
0 1 1 0
Tabella Latch RS → 1
0
1
0
Qn
-
Qn
-
27 - RETI LOGICHE
0
1 C S R Q n+1 Q n+1
0 X X Qn Qn
1 1 0 0 Qn Qn
1 0 1 0 1
1 0
1 1 0 1 0
1 1 1 - -
C=1,S=0, R=1
S R Q Q
Gli ingressi al Latch RS sono i n+1 n+1
complementari degli ingressi al 1 0 0 1
FF sincrono 0 1 1 0
Tabella Latch RS → 1
0
1
0
Qn
-
Qn
-
28 - RETI LOGICHE
1 0 C S R Q n+1 Q n+1
0 X X Qn Qn
1 1 0 0 Qn Qn
1 0 1 0 1
1
0 1 1 0 1 0
1 1 1 - -
C=1,S=1, R=0
S R Q Q
complementari degli ingressi al FF 1 0 0 1
sincrono. 0 1 1 0
Tabella Latch RS → 1 1 Qn Qn
29 - RETI LOGICHE
0 0 - -
1 0 C S R Q n+1 Q n+1
0 X X Qn Qn
1 1 0 0 Qn Qn
1 0 1 0 1
0
1 1 1 0 1 0
1 1 1 - -
C=1,S=1, R=1
S R Q Q
complementari degli ingressi al FF 1 0 0 1
sincrono. 0 1 1 0
Tabella Latch RS → 1 1 Qn Qn
0 0 - -
30 - RETI LOGICHE
Flip-Flop JK
C J K Q n+1 Q n+1
0 X X Qn Qn
1 0 0 Qn Qn
1 0 1 0 1
1 1 0 1 0
FF-RS
1 1 1 Qn Qn
➢ E’ costituito da un Flip-Flop RS (evidenziato) i cui ingressi

sono collegati a 2 NAND a 3 ingressi. Le due NAND hanno
l’ingresso il clock in comune (quindi è un circuito sincrono)
due nuovi ingressi chiamati J e K e l’ultima coppia d’ingressi
riceve una retroazione da Q (K) e Q’ (J).
31 - RETI LOGICHE
Flip-Flop JK – CLK=0
C J K Q n+1 Q n+1
0 X X Qn Qn
1 0 0 Qn Qn
1 0 1 0 1
1 1 0 1 0
1 1 1 Qn Qn
Quando il clock è 0, l’uscita

alle due AND vale 1 e quindi
l’ingresso al Flip-Flop RS è
0 11. Di conseguenza, le uscite
sono le stesse dello stato
precedente.
32 - RETI LOGICHE
C J K Q n+1 Q n+1
0 X X Qn Qn
1 0 0 Qn Qn
1 0 1 0 1
1 1 0 1 0
1 1 1 Qn Qn
Quando il clock vale 1, l’uscita alle due
NAND dipendono esclusivamente dagli
ingressi J e K e dalla retroazione delle
uscite. Quindi, il circuito può essere
semplificato omettendo l’ingresso CLK.
Vediamo nel dettaglio quello che suc-
cede per ogni combinazione di J e K
33 - RETI LOGICHE
C J K Q n+1 Q n+1
0 X X Qn Qn
1 0 0 Qn Qn
1 0 1 0 1
1 1 0 1 0
1 1 1 Qn Qn
J=0;K=0 S R Q Q
n+1 n+1
Le uscite delle due NAND d’ingresso
1 0 0 1
valgono S’R’=11, qualunque sia lo stato
precedente Qn e Q’n . La situazione è 0 1 1 0
identica al caso con CLK=0 e cioè
1 1 Qn Qn
Qn+1 = Qn e Q’n+1 = Q’n
0 0 - -
34 - RETI LOGICHE
n
C J K Q n+1 Q n+1
1 Qn+1 = 0
0 X X Qn Qn
0 1
1 0 0 Qn Qn
1 Qn 1 0 1 0 1
Q’n Q’n+1 =1 1 1 0 1 0
n 1 1 1 Qn Qn
J=0;K=1 S R Q Q
n+1 n+1
Il FF-RS avrà ingressi S’=1, per 1 0 0 1
qualunque Q’n,. L’altro ingresso è
0 1 1 0
R’ = Q’n con cui viene effettuato il
nand con Qn che dà come risultato 1 1 Qn Qn
sempre Q’n+1 =1. 0 0 - -
35 - RETI LOGICHE
n Qn C J K Q n+1 Q n+1
Qn+1 = 1
0 X X Qn Qn
1 Q’n 1 0 0 Qn Qn
0 1 1 0 1 0 1
1 Q’n+1 = 0 1 1 0 1 0
n 1 1 1 Qn Qn
J=1;K=0 S R Q Q
Il FF-RS avrà ingressi R=1, per qualunque n+1 n+1
Qn, ed ingresso S’ = Qn con cui viene 1 0 0 1
effettuato il nand con Q’n per cui l’uscita 0 1 1 0
varrà sempre Qn+1 =1. Tale uscita viene
retroazionata all’altro ingresso per cui 1 1 Qn Qn
Q’n+1 =0. 0 0 - -
36 - RETI LOGICHE
C J K Q n+1 Q n+1
0 X X Qn Qn
1 0 0 Qn Qn
1 0 1 0 1
1 1 0 1 0
Qn Qn S R Q n+1 Q n+1 1 1 1 Qn Qn
0 1 0 1 1 0 J=1;K=1
1 0 1 0 0 1 L’uscita del FF-JK dipende solo
dalle uscite retroazionate che si
Con un ingresso settato ad 1, la porta presentano alle NAND in ingres-
NAND si comporta come una porta NOT. so e l’uscita oscillerà tra i due stati
ad ogni colpo di clock, cioè avrà
un comportamento Toggle.
37 - RETI LOGICHE DINFO/Università degli Studi di Palermo
Flip-Flop tipo D
C D Q n+1
0 X Qn
1 0 0
1 1 1
Il Flip-Flop D (Delay) è un RS o JK sincrono ai cui ingressi è

applicato il segnale D ed il suo complementare: in questo
modo si elimina la condizione di indeterminazione. Infatti, gli
unici ingressi al Flip-Flop RS/JK a valle sono le uscite del
circuito di abilitazione che saranno 01 o 10, ma mai 00. Nella
tabella di verità si omette l’uscita Q’n+1 . Si chiama Delay
perché in uscita copia l’ingresso ritardato di un colpo di clock.
38 - RETI LOGICHE
Flip-Flop tipo T
C T Q n+1
J
0 X Qn
1 0 Qn
K 1 1 Qn
➢ Il Flip-Flop T (Toggle) è un FF-
JK ai cui ingressi è applicato il
segnale T: in questo modo gli
unici ingressi al Flip-Flop JK
sono 00 e 11. Nella tabella di
verità si omette l’uscita Q’n+1 . Si Altra realizzazione del FF-T tramite
chiama Toggle perché in uscita FF-D. La porta XOR diventa una
copia lo stato precedente NOT per T=1, mentre per T=0 si ha
ritardato di un colpo di clock. D=T.
39 - RETI LOGICHE
Flip-Flop D in Toggle mode
Anche il FF-D può essere modificato CK=0,Q=1→D=Q’=0 che avrà effetto

per diventare un FF-T retroazionando solo al successivo fronte di salita, per
l’uscita complementare al suo ingres- cui il nuovo stato sarà Q=0, Q’=1 e si
so. Sia CK=Q = 0 → Q‘=D=1. Sul ricomincia daccapo. Ad ogni trigger+
fronte di salita del CK, il FF effettuerà del CK si avrà il cambiamento di stato.
il cambiamento di stato: Q=1, Q’=0. Da notare che il periodo d’uscita di Q e
Tale stato rimarrà costante per tutta la Q’ è il doppio di quello di Ck (cioè
durata del priodo del segnale di CK. frequenza dimezzata).
40 - RETI LOGICHE
FF-RS in configurazione master-slave
CK
CK CK
Il circuito in figura serve ad evitare ingressi oscillanti al FF-RS.

Quando Ck=0, il FF-RS è attivo e il FF-D presenta in uscita lo
stato costante precedente, anche se D oscilla. Per Ck=1, il FF-
RS è insensibile agli ingressi e presenta in uscita lo stato
precedente costante e quindi l’ingresso D è libero di oscillare
senza41 -conseguenze
RETI LOGICHE
per il FF-RS.
CK
CK CK
Il FF-D è chiamato master perché comanda l’altro, chiamato

slave. Durante il semi-periodo alto del clock, il singolo FF-RS
sincrono può cambiare di stato più volte. Non dovrebbero esserci
queste variazioni multiple dello stato, che invece dovrebbe
essere costante durante tutto il semi-periodo del clock.
42 - RETI LOGICHE
1 2 3 4 5
R Qn-1=1 0 0 1 0 3. CK=0 e D oscilla ma se CK=0 il

FF-D presenta in uscita lo stato
precedente, quindi S=1,R=0
S Qn-1=0 1 1 0 1 4. CK=1 e D continua ad oscillare,
ma il FF-RS è insensibile agli ingres-
D 0 1 0 1 0 1
si SR perché il suo CK=0 (porta
NOT) e quindi l’uscita del FF-RS è
costante allo stato precedente.
CK 0 1 0 1 0 5. CK=0 → L’uscita del FF-D è lo
stato precedente e quindi S=1, R=0.
1. CK=0 → L’uscita del FF-D è lo
stato precedente qualunque sia il
valore di D. Si suppone che S= Qn-1 Si omettono le uscite del FF-RS che
=0 e R= Q’n-1 =1 si può verificare che sono stabili in
2. CK=1 → viene copiata nell’uscita quanto lo sono gli ingressi SR.
S l’ingresso D=1. Quindi R=0.
43 - RETI LOGICHE
FF-RS sensibile al trigger
Ck=1 - il FF-D è disabilitato
conservando lo stato prece-
CK dente, il FF-RS è abilitato e
CK CK l’uscita del FF-D si propaga
verso il FF-RS. In definitiva, il
circuito reagisce quando il Ck
Il FF-D è sensibile al trigger po- passa dallo stato basso ad
sitivo del clock (fronte di salita). alto, perché con Ck=1 il FF-D
Il circuito è identico al prece- è disabilitato, mentre con
dente eccetto per la NOT in allo Ck=0 il FF-RS è disabilitato e
ingresso Ck del FF-D. Ck=0 - il quindi insensibile alle
FF-D è abilitato e l’ingresso vie- variazioni delle uscite del FF-
ne copiato in uscita. Il FF-RS è D.
disabilitato e Qn+1=Qn ,Qn+1=Qn
44 - RETI LOGICHE
Simboli grafici per i FF
➢ Il pallino indica la logica ne-
FF simboli gativa (segnale attivo quan-
do è basso). Infatti, l’uscita
negata è indicata dal pallino.
➢ Il triangolo su C indica che il
FF è attivo sul fronte del
clock (trigger) positivo o
negativo.
➢ L’angolo retto sulle uscite
indica il ritardo rispetto
all’ingresso dovuto alla
configurazione Master-Slave.
➢ Per i FF-T e FF-JK i simboli
sono gli stessi con le
opportune denominazioni
45 - RETI LOGICHE degli ingressi.
Circuiti con i Flip-Flop
Registri e Registri a Contatori (Counters)
scorrimento (Shift
Registers)
➢ Conteggio avanti/indietro
➢ Divisore di frequenza
➢ Conversione parallelo-
seriale e viceversa
➢ Riconoscimento di una
sequenza
➢ Buffer ingresso-uscita
parallelo
➢ Moltiplicazione/divisione
46 - RETI LOGICHE
4-bit register synch
➢Il Ck attiva il FF-D sul fronte di
salita ed i valori d’ingresso
sono trasferiti nei rispettivi FF.
Le uscite Q permettono di
conoscere lo stato del
registro. L’ingresso Clear=0,
permette di azzerare il
registro, per cui durante il suo
funzionamento dovrà essere
1. Un trigger + del Ck effettua
il caricamento il parallelo degli
ingressi nel registro.
47 - RETI LOGICHE
4-bit Register Parallel Load
➢Registro con carica-
1a
mento parallelo. Il 1
segnale Load deter- 1
mina o no il carica-
2a
mento dei dati D0 2
2
…D3 nel registro. In-
fatti, è in ingresso ad 3a
3
un Decoder 1-2. 3
Load=1 le AND1..4 di
abilitazione pre- 4a
4
sentano i dati ad uno 4
degli ingressi delle

porte OR1…4.
48 - RETI LOGICHE
➢ Allo stesso tempo, le
1a
AND1a…4a di abilitazio- 1
ne impediscono (Load=0) 1
ai segnali d’uscita Q0…Q3

2a
di essere retroazionati 2
per il rispettivo FF-D. 2
Quindi le OR1…3
presentano gli ingressi 3a
3
D0…D3 al pin D del 3
rispettivo FF-D . Load=0,
gli ingressi D0…D3 4a
4
vengono bloccati ed i 4
segnali d’uscita Q0…Q3
vengono retroazionati.
49 - RETI LOGICHE
➢ In questo modo, ogni FF-
1a
D entra nella condizione 1
1
Qn+1=Qn, che normalmen-
te manca a questo tipo di
2a
FF. 2
2
Naturalmente, affinchè
avvenga il caricamento 3a
dei dati nel registro non 3
3
basta Load=1, ma deve
anche essere applicato
4a
un fronte di salito al 4
Clock, che è collegato 4
con tutti i FF.

50 - RETI LOGICHE
4-bit Shift Register
Il registro a scorrimento fa scorrere lo stream di bit

attraverso i FF-D. L’uscita di un FF è collegata allo
ingresso del successivo ed il segnale di clock è
distribuito a tutti. Sul fronte di salita del Clock, il bit in
ingresso di ogni FF-D viene trasferito in uscita,
realizzando lo scorrimento. E’ possibile prelevare l’uscita
di ogni FF realizzando una conversione seriale-parallela
51 - RETI LOGICHE
4-bit Shift Register with Parallel Loading
Lo S.R. in figura è in grado di cari-
care i dati in modo parallelo ed es-
trarli serialmente e viceversa. I se-
gnali di controllo sono Shift e Load
collegati ai rispettivi Decoder 1-2.
Shift=Load=0: sia l’ingresso
seriale che quelli paralleli sono
disabilitati e l’uscita viene retroazio-
nata all’ingresso del proprio FF-D
in modo tale che Qn+1=Qn
Shift=0,Load=1: l’ingresso seriale
è disabilitato, mentre quelli paralleli
lo sono e vengono collegati
all’ingresso D di ogni FF. Sul fronte
di salita del Clock, i valori verranno
trasferiti alle uscite Q0…Q3
52 - RETI LOGICHE
4-bit Shift Register with Parallel Loading
Shift=1,Load= X: tutti gli ingressi
paralleli sono disabilitati, quindi per
qualunque valore di Load non ci
sarà trasferimento del dato
all’ingresso D del rispettivo FF.
Anche la retroazione di ogni FF è
disabilitata perché Shift’=0
disabilita la terza AND del gruppo.
Risulta abilitato il collegamento
traL’uscita di un FF-D con
l’ingresso D del successivo. Quindi,
ad ogni fronte di salita (trigger +)
del Clock, avverrà lo scorrimento
dei bit attraverso ogni FF.
53 - RETI LOGICHE
Una AND
in più
Con 4 porte AND
invece di 3, al fine
di scegliere la
direzione dello
scorrimento, ogni
stadio diventa un
Mux 4-1 i cui
ingressi di selezio-
ne controllano i FF.
DSL/DSR: linea
seriale sx e dx;
P0…P3: Ingressi
paralleli; Q0…Q3:
uscite parallele;
S0/S1: Ingressi di
selezione.
54 - RETI LOGICHE
Nome commerciale dell’integrato: 74194 DINFO/Università degli Studi di Palermo
4-bit Bi-directional Shift Register with Parallel Loading
Questo è uno stadio del registro, formato da
un Mux 4-1 ed un FF-D. Gli ingressi di
selezione S1S0 collegano l’ingresso del FF-
D agli ingressi 0123 del Mux.
S1S0=00: l’ingresso 0 retroaziona l’uscita
del FF-D all’ingresso D ottenendo Qn+1=Qn
al successivo fronte di salita del clock.
S1S0=01: l’ingresso 1 collega l’uscita Qi-1
all’’ingresso del FF-D (shift verso il basso)
S1S0=10: l’ingresso 2 collega l’uscita Qi+1
all’’ingresso del FF-D (shift verso l’alto)
S1S0=11: l’ingresso 3 presenta all’ingresso
D il dato Di per il caricamento parallelo.
55 - RETI LOGICHE
4-bit Ripple Counter – Conteggio in avanti
Il FF1 effettuerà la
transizione di stato con un
dopo un intervallo di tempo
doppio rispetto al CK, in
quanto il suo ingresso di
E’ un contatore asincrono, in
quanto il Ck è direttamente CK è collegato all’uscita Q
collegato solo al primo FF-D. di FF0 che ha frequenza di
Ogni FF-D è in Toggle mode, CK dimezzata. Il FF2 farà
quindi i FF-D possono esse-re lo stesso ma dopo un
sostituiti direttamente da FF-T. intervallo di tempo
Ad ogni fronte di salita del CK,
quadruplo … e così via
il FF-0 commuterà dallo stato
Q0Q0=01 allo stato Q0Q0=10
56 - RETI LOGICHE
4-bit Ripple Counter- – Conteggio in avanti
➢ Sopra, il contatore con i

segnali
➢ A sinistra, il contatore
equivalente con si FF-T
Si noti l’ingresso T a 1
per tutti i FF.
57 - RETI LOGICHE
4-bit Counter con FF-JK a cascata
➢ Il circuito è
equivalente al
contatore con FF-T
in cascata. Infatti,
entrambi gli ingressi
sono impostati a 1,
come nel FF-T che
non è altro che un
FF-JK con gli
ingressi collegati tra
loro.
58 - RETI LOGICHE
4-bit counter synchronous
➢ Tutti i FF sono in modalitàToggle, perché
gli ingressi JK sono collegati tra loro.
➢ EN=0.Tutte le AND di abilitazione sono di- 1
sattivate, perché la AND1 è collegata diret-
tamente con il segnale di abilitazione per
cui la sua uscita è 0, qualunque sia il valore
di Q0, e si propaga per tutte le porte AND in
cascata. Tutti i FF conservano lo stato
precedente:J=K=0→Qn+1=Qn per C=X
➢ EN=1. Ogni FF cambierà il suo stato
(Qn+1=Q’n) quando riceverà in ingresso
J=K=1. Tale condizione avverrà quando
tutte le uscite dei FF a monte saranno allo
stato alto.
59 - RETI LOGICHE
4-bit FF-T Synchronous Counter
➢ Enable=0. Tutte le AND di abilitazione sono di-

sattivate, perché la AND1 è collegata direttamente
con il segnale di abilitazione per cui la sua uscita è
0, qualunque sia il valore di Q0, e si propaga per
tutte le porte AND in cascata. Tutti i FF conservano
lo stato precedente perché i loro ingressi Ti=0 e
60 - RETI LOGICHE quindi Qn+1=Qn . DINFO/Università degli Studi di Palermo
4-bit FF-T Synchronous Counter
➢ Enable=1 → T=1. Ad ogni trigger + del Clock

l’uscita del FF0 sarà Qn+1=Qn . I FF successivi
avranno T=1 e quindi cambieranno l’uscita solo
quando i FF che li precedono avranno uscita Q=1.
61 - RETI LOGICHE
4-bit synchro binary
counter with FF-D FF-T
➢ Il singolo FF-D con

l’uscita retroazionata su
una porta XOR (vedi
slide precedente sul FF-
T) costituisce l’equiva-
lente di un FF-T.
Pertanto, al fine di
studiare il circuito, lo
semplifichiamo
sostituendo i FF-D con
FF-T.
62 - RETI LOGICHE
4-bit synchro binary
counter-sostituzione dei FF
Q0
EN
CLK
Q1
Q2
Q3
63 - RETI LOGICHE
4-bit synchro binary counter
➢EN=0. Gli AND in cascata distribui- Q0
EN
scono il valore 0 agli ingressi di tutti i
FF, che pertanto espongono in usci- CLK
ta il valore dello stato precedente Qn.
➢EN=1. Il FF0 cambierà il suo stato Q1
ad ogni impulso di Ck ↑. Il FF1
cambierà stato quando Q0=1,
sempre quando si ha CK↑.Il FF2
cambierà stato quando Q0=1 AND
Q2
Q1=1 per CK↑. Il FF3 cambierà stato
quando Q0=1 AND Q1=1 AND Q2=1
per CK↑. Quindi ogni FF cambia lo
stato quando tutti i FF a monte
hanno uscita 1, che è proprio la Q3
consizione di aggiornamento di una
cifra nel conteggio.
64 - RETI LOGICHE
4-Bit Binary Counter
5
1 10
with Parallel Load 6
➢Load=1. La linea diretta (blu) col-
legata al segnale Load=1, abilita le
AND1-4 collegate con gli ingressi 2 11
Di che passano liberamente. Il 7
segnale complementare (rosso)
disabilita il segnale Count tramite la
AND 5 e disabilita le AND6-9 per 3
12
cui le porte OR10-13 invieranno 8
agli ingressi D di ogni FF il
rispettivo segnale Di che, al
successivo colpo di clock, sarà 4
13
caricato in uscita. 9
65 - RETI LOGICHE
with Parallel Load
➢Load=0. Il segnale Count è
14
abilitato. I segnali d’ingresso
paralleli Di sono disabilitati. Il
circuito è pronto per funzionare
come contatore a partire dal
15
valore caricato. Infatti, per
Count=1, tutte le porte XOR
diventano porte NOT, a cui
viene retroazionata l’uscita Q
del rispettivo FF, per cui sono 16
tutti in modalità Toggle. Le AND

dalla 14 alla 17 verificano che
tutte le uscite precedenti sono
unitare per cambiare lo stato del 17
FF.66 - RETI LOGICHE DINFO/Università degli Studi di Palermo

with Parallel Load
➢Load=1,Count=1. Il conteggio
è disabilitato, in quanto Load=1,
per cui il conteggio non avviene
per qualsiasi valore di Count.
➢Uscita CO. E’ collegata
all’ingresso Count del
successivo stadio di conteggio
a 4 bit.
67 - RETI LOGICHE
➢ Il circuito precedente è
Contatore BCD sintetizzato nel blocco di
figura. I quattro ingressi
sono cortocircuitati e
posti a livello basso (0)
ed il segnale Count=1.
Ad ogni colpo di clock il
circuito si comporta co-
me un normale contato-
re. Quando i bit Q0 e Q3
del conteggio assumono valore 1 (quindi valore 9), la
uscita della AND vale 1 e viene effettuato il carica-
mento parallelo del valore 0. L’uscita della AND rito-
rna di nuovo a 0, e riprende il conteggio fino a 9.
68 - RETI LOGICHE

Cap4 CircuitiSequenziali

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Università degli Dipartimento di Ingegneria

Circuiti Logici Sequenziali

prof. Orazio Gambino

DINFO/Università degli Studi di Palermo

➢ Dal diagramma a blocchi di un circuito sequenziale si evince

In questa versione del Flip-

➢ Flip.Flop con catena di

➢ Il clock viene applicato come

➢ E’ costituito da un Flip-Flop RS (evidenziato) i cui ingressi

Quando il clock è 0, l’uscita

Il Flip-Flop D (Delay) è un RS o JK sincrono ai cui ingressi è

Anche il FF-D può essere modificato CK=0,Q=1→D=Q’=0 che avrà effetto

Il circuito in figura serve ad evitare ingressi oscillanti al FF-RS.

Il FF-D è chiamato master perché comanda l’altro, chiamato

R Qn-1=1 0 0 1 0 3. CK=0 e D oscilla ma se CK=0 il

degli ingressi delle

ai segnali d’uscita Q0…Q3

con tutti i FF.

Il registro a scorrimento fa scorrere lo stream di bit

➢ Sopra, il contatore con i

➢ Enable=0. Tutte le AND di abilitazione sono di-

➢ Enable=1 → T=1. Ad ogni trigger + del Clock

➢ Il singolo FF-D con

tutti in modalità Toggle. Le AND

FF.66 - RETI LOGICHE DINFO/Università degli Studi di Palermo

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