UNIVERSITA’ DEGLI STUDI DI ROMA

“TOR VERGATA”

FACOLTA’ DI INGEGNERIA

CORSO DI DISPOSITIVI ELETTRONICI 2

“Scaling nei CMOS”

Candidato:

Emanuele Duca

Docente

Prof. Arnaldo D’Amico

 SCALING IN CMOS
Introduzione:
Lo sviluppo della tecnologia VLSI ha permesso la realizzazione di circuiti integrati
con sempre più elevate densità di componenti, portando quasi al collasso la legge di
Moore ovvero la legge che per più di 30 anni ha regolato lo sviluppo dei
microprocessori in elettronica.

Figura 1 Legge di Moore aggiornata al 2000.

L’alta integrazione ha permesso, come mostrato in figura 2, la progettazione di chip

di dimensioni sempre più ridotte con il beneficio di notevoli vantaggi (costi dei
dispositivi minori, alimentazioni più basse etc.);inoltre queste strutture hanno reso
necessarie la realizzazione di MOSFET sempre più piccoli.
 Figura 2 Trend tecnologico per Standard Cell, Cell Based Array e Gate Array. [1]

Tuttavia se si riducono solamente le dimensioni superficiali, lasciando inalterati gli

altri parametri del dispositivo, le prestazioni del MOSFET risulterebbero degradate.
Un esempio è quello che si incontra quando VDS è mantenuto costante mentre si
riduce L: infatti in tal caso il campo medio lungo il canale diventa più grande, campi
elevati portano a perdite di guadagno del dispositivo quindi a divergenze nel
comportamento del MOSFET.
Il progettista può ridurre il campo medio riducendo le tensioni di polarizzazione dello
stesso fattore di cui vengono ridotte le dimensioni .
Questo procedimento introduce delle regole di scalamento da applicare durante il
progetto nei parametri di un MOSFET quando si opera un processo di riduzione di un
MOS preesistente.
Le regole devono essere in grado di specificare il modo di operare per la modifica di
ciascun parametro;tuttavia esse non sono uniche in quanto dipendono da quali
simmetrie si voglio mantenere durante il passaggio dai MOS originari a quelli
riscalati.

Scaling:
Come accennato precedentemente, il continuo ridursi delle dimensioni dei chip ha
portato alla realizzazione di strutture MOS sempre più piccole e all’introduzione di
regole di progetto (dette di “scaling”) che mirano a realizzare la similitudine fisica di
strutture a dimensione diversa in modo che quelle più piccole risultino sottoposte alle
stesse condizioni operative delle più grandi (assunte come riferimento soddisfacente).
Tali regole, sviluppate in diverse versioni hanno tuttavia alcuni inconvenienti e
precisamente:

a) implicano comunque qualche effetto negativo come, in particolare, l’aumento

della densità di corrente nelle linee di interconnessione che ha gravi riper-

cussioni sul fenomeno della elettromigrazione;

b) sono fondate su relazioni volutamente semplificate e risultano vere solamente

in prima approssimazione. In pratica, l’impossibilità di ridurre come previsto

alcune tensioni intrinseche dei dispositivo (“built-in” delle giunzioni e pie-
gamento delle bande alla soglia) non consente di abbassare le alimentazioni
nel modo desiderato e questo implica un aumento dei campi elettrici;

c) in ogni caso esse portano a strutture le cui diverse parti (in genere a potenziale

diverso) risultano assai più vicine e più piccole che nel caso di riferimento e
 ciò mette in gioco fenomeni ed interazioni non considerate nel modello da cui
sono state ricavate.

Per questi motivi anche l’applicazione delle regole di scaling, in qualunque versione,
porta comunque a dispositivo più critici e maggiormente sollecitati. [2]

Scaling a tensione costante:

Assai più importante è comunque il fatto che per forti ragioni connesse ai margini
d'immunità ai disturbi dei circuiti e alla difficoltà di cambiare consolidati standard a
livello di sistema la contrazione delle geometrie dei dispositivo è finora stata
effettuata mantenendo sostanzialmente costanti le tensioni d'alimentazione.

Parametri di progetto Fattore di scala

Dimensioni (tox, W, L, ...) 1/K
Drogaggio K2
Tensioni 1

Variazioni indotte Fattore di scala

Correnti K
Capacità (εoxA/tox) 1/K
Costanti di tempo (V⋅C/I) 1/K2
Dissipazione di potenza (V⋅I) K
Prodotto consumo-ritardo 1/K
Densità di potenza (V⋅I/A) K3
Resistenza delle linee (RL) K
Costanti di tempo delle linee (RL⋅ 1
C)
Cadute di tensione relative K2
Densità di corrente nelle linee K3

Tabella 1 Regole di contrazione delle geometrie “a tensione costante”.

Ciò naturalmente porta ad un drastico peggioramento delle condizioni di
funzionamento. Come mostrato nella tabella 1, una contrazione delle geometrie a
parità di alimentazioni tra gli altri effetti implica forti aumenti di tutti i più importanti
parametri, in particolare: 1) correnti (lineari in K); 2) densità di corrente nelle linee
(K3); 3) densità di potenza (K3 ) e, quindi temperatura; 4) campi elettrici (lineari in
K).
In ogni caso, la contrazione delle geometrie da' luogo a dispositivi:

a) più critici perché con le loro dimensioni si riduce la soglia di non trascurabilità
dei fenomeni fisici che ne possono provocare il guasto (che si manifesta come
intollerabile degradazione delle caratteristiche o come evento catastrofico);

b) soggetti a campi elettrici e densità di corrente più forti di quelli comuni nelle
precedenti generazioni tecnologiche;

c) composti di parti assai più ravvicinate ed interagenti più efficacemente (che

spesso costituiscono dispositivo parassiti di prestazioni tali da non renderne

trascurabile la presenza). [2]

Scaling a campo costante:

Un ulteriore possibilità di operare nei processi di scaling è quella di mantenere i

campi nel MOSFET riscalato praticamente uguali a quelli presenti nel dispositivo
originario.
In questo modo molte delle caratteristiche del MOSFET a dimensioni ridotte restano
pressappoco inalterate rispetto a quelle di partenza.
Le regole di scalamento a campo costante sono riportate in tabella 2.
Si può notare come sia le dimensioni verticali che di superficie siano ridotte dello
stesso fattore K (con K>1).
Inoltre le concentrazioni di drogante sono incrementate dello stesso fattore K
giustificando il fatto di voler ottenere lo scalamento dell’ampiezza dello strato di
svuotamento. [2]
Tenendo presente la tabella 2 e la seguente relazione:

2 s (2 |  p | VC  VB )
xd max 
qN a

otteniamo che il massimo valore di scalamento della larghezza dello strato di

svuotamento xd max risulta:

'

2 s V
xd' max  (2 |  p'  SB )
qKN a K

Se VSB ? 2 |  p | la larghezza di canale viene ridotta del fattore K in quanto il

potenziale  p varia solamente logaritmicamente rispetto al parametro di scalatura.

Allo stesso modo si posso applicare le regole d scolamento nella tensione di soglia

VT ottendendo:

Qf V 1 VSB V
VT'  MS   S  2 |  p' |  2 s qKN a (2 |  p' |  ); T
KCOX K KCOX K K
 Tabella 2 Regole di contrazione delle geometrie “a campo costante”.[3]

1
Di conseguenza anche la VT viene ridotta in scala approssimativamente di a
K
causa dei contributi di MS e di |  p | .
In figura 3 è illustrata l’applicazione delle regole di scolamento a campo costante in
un MOSFET ridotto di un fattore 5 a partire da L  5 m .
In prima approssimazione come si può notare dalla figura un dispositivo riscalato
secondo le tradizionali regole, si comporta in modo simile ad un dispositivo non
riscalato, in quanto viene mantenuta la stessa relazione tra le tensioni di soglia e le
tensioni del circuito.
 Figura 3 Caratterstiche tensione-corrente di un MOSFET “normale” (i) e uno riscalato (ii), e caratteristiche di turn
on di un MOSFET “normale” e di uno riscalato. [3]

Ricapitolando il processo di scaling ha come obiettivo principale quello di ridurre le

dimensioni del dispositivo di un fattore K>1, in questo modo bisogna tener conto di

dover ridurre la VT di K, inoltre questo processo fa aumentare i valori di resistenza

delle regioni source/drain
Il prodotto potenza-ritardo diminuisce di K 3 , per quanto concerne la
transconduttanza e la resistenza di uscita in saturazione esse rimangono costanti,
lasciando immutato il guadagno in alternata come qui sotto mostrato:
 Equazione 1 Valori della transconduttanza e della resistenza di uscita con   K . [1]

Inoltre poiché le capacità ridotte sono alimentate attraverso dispositivi che presentano
la stessa resistenza, i tempi di commutazione e i ritardi sono ridotte entrambi per lo
stesso fattore.
La potenza dissipata diminuisce di un fattore K 2 :

P  (VDD / K )( I DD / K )

Generalmente il comportamento dei dispositivi, devia dalle condizioni di scaling

ideale, per le geometrie più piccole i campi elettrici tendono ad aumentare, il

potenziale di barriera  p non è scalabile (la larghezza di depletion non scala più), le
regioni Drain Source non possono essere ridotte facilmente in quanto la tensione di
soglia non scala come ci si aspetta.
Quindi lo scaling oltre ad introdurre notevoli vantaggi porta con sé altrettante
limitazioni dovuti ad effetti di canale corto:
-Saturazione delle velocità di drift (scaling a campo elettrico costante non più
valido”)
-Riduzione della mobilità dovuta al drogaggio che contribuisce alla degradazione di

gm
-effetto DIBL (drain-induced barrier lowering) che degrada la resistenza di uscita.

Sono presenti infine delle correnti di sottosoglia che provocano problemi di

affidabilità.
Altre problematiche sono relative alle interconnessioni in quanto avviene il fenomeno
dell’elettromigrazione e si lavora con densità di correnti più alte.[1]
 Figura 4 Lo scaling ideale nei MOSFET.[1]

Un altro effetto non trascurabile è la presenza di uno strato di ossido molto sottile che
provoca correnti di gate dovute a tunneling e una diffusione del drogante attraverso
l’ossido stesso.

Figura 5 Correnti che scorrono attraverso l’ossido[4]

Le piccole dimensioni del dispositivo inducono il riscaldamento degli elettroni nel

canale e quindi a correnti di gate sempre crescenti, quindi a sensibilità maggiore ai
soft-errors (DRAM) e ad un degrado del dispositivo. [4]
Figura 6 Riscaldamento degli elettroni.[4]
 Figure 5,8 Degrado del dispositivo.[2]

Infine sorgono problemi connessi all’aumento dei costi di produzione, dovuto

all’utilizzo di apparecchiature più elaborate, e i passi di processo risultano più
complessi. Tutti questi inconvenienti provocano delle limitazioni nelle prestazioni del
MOSFET, infatti il tempo di transito degli elettroni per una lunghezza di gate di 25
nm, è di 0.1ps [], mentre il tempo di ritardo, ad esempio, di una NAND a 2 ingressi è
di circa 160 ps, questo vuol dire che i tempi di carica e scarica delle capacità
diventano predominanti e di gran lunga superiori dei tempi di transito.
Per il futuro si pensa di utilizzare drogaggi profondi per sopprimere gli effetti di
canale corto, e per aumentare le resistenze in gioco è previsto l’utilizzo di tecniche di
silicidazione.
Le previsioni per il futuro sono l’impiego della litografia nell’estremo UV (oltre il
2010) come alternativa di quella ottica la quale non verrà più utilizzata, inoltre si
pensa di effettuare connessioni wireless o ottiche dato che nascono difficoltà nel
depositare il metallo per le miliardi di connessioni in gioco. [1]
 Tabella 3 Limiti dello scaling [5].

Tabella 4 Costi e proiezioni dei dispositivi.[5]

 Bibliografia
[1] “Corso di formazione professionale INFN” Bari 10-12 Dic.2002
[2] “Scaling e problemi indotti” Università di Bologna Prof. Bruno Riccò.
[3] “Dispositivi Elettronici nei Circuiti Integrati” Richard S. Muller, Theodore
I.Kamins
[4] “Trends for Deep Submicron VLSI and Their Implicaion for Reliability”
P.Chatterjee IEEE 1995.
[5] “CMOS Technology-Year 2010 and Beyond” H.Iwai, IEEE Journal of Solid State
Circuits Vol. 34,No 3, March 1999