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CAPITOLO 13

FAMIGLIE LOGICHE

Con la microelettronica l'implementazione delle funzioni logiche ha avuto il suo sviluppo pi ampio e innovativo. Il motivo risiede nella quasi illimitata possibilit di miniaturizzazione offerta dalle tecnologie dei circuiti integrati. Si pensi che i vecchi microprocessori Intel 80486 e Motorola 68040 contengono in un unico chip circa 1 200 000 transistori e il Pentium ben 3 100 000 transistori. I componenti elettronici base costituenti i vari circuiti integrati digitali sono i transistori BJT e MOSFET. Fino a qualche tempo fa si poteva affermare che ad una maggiore densit dintegrazione dei MOS, dovuta alle dimensioni pi ridotte, si contrapponeva una velocit di funzionamento notevolmente pi elevata dei BJT. Le tecnologie pi recenti hanno per portato la velocit di funzionamento dei MOS a competere con quella dei BJT, le cui dimensioni d'altro canto vanno riducendosi sempre pi. In questo quadro di costante evoluzione si pu in ogni caso dire che la tecnologia MOS tuttora di gran lunga predominante nell'alta e altissima scala dintegrazione (LSI e VLSI), mentre nella piccola e media scala (SSI e MSI) si assiste ad una competizione molto spinta fra le due tecnologie.

13.1

Funzionamento del BJT in commutazione

Nei capitoli precedenti si studiato in dettaglio il funzionamento del BJT in zona attiva. Adesso, per completare il quadro si pronti a considerare cosa succede quando il transistor lascia la zona attiva. Ad un estremo di questa regione in transistor entra in interdizione, mentre allaltro estremo il transistor entra nella regione di saturazione. Questi due modi estremi di funzionamento sono molto utili quando si vuole utilizzare il transistor in commutazione, ossia come interruttore, come nei circuiti logici digitali. Si pu meglio comprendere il funzionamento di un BJT in commutazione, analizzandone le caratteristiche duscita. Supponendo pertanto disporre di un BJT in configurazione ad emettitore comune come quello in Fig. 13.1a, le sue caratteristiche IC VCE sono tracciate in Fig. 13.1b insieme alla sua retta di carico.

244

a)

b)

Fig. 13.1 a) Circuito per commutazione con BJT ad emettitore comune. b) Caratteristiche duscita del BJT e retta di carico

Sulle caratteristiche duscita si possono riconoscere tre zone: la zona attiva, la regione dinterdizione e quella di saturazione. Il funzionamento del BJT in zona attiva (punto di riposo Q) stato studiato nel Cap. 4 e com noto in tale regione il transistor si comporta da amplificatore di corrente. In particolare il rapporto tra la corrente duscita IC e quella dingresso IB pari al guadagno . Quando il punto di riposo si porta nella posizione M di Fig. 13.1b la corrente IC non cresce ulteriormente, anche se si continua ad aumentare IB, ma mantiene il suo valore pari all'incirca a VCC / RC: il BJT allora in saturazione. In questa zona non pi valida la relazione fondamentale del transistore espressa dallequazione IB = IC / (cfr. relazione (4.1)) ma risulta:

I B (sat) >

I C (sat)

(13.1)

La tensione VCE presenta valori molto bassi e convenzionalmente si assume VCE(sat) = 0,2 V. La corrente di collettore IC(sat) pressoch costante, dato che risulta I C (sat) = VCC VCE (sat) RC VCC . RC (13.2)

Essendo inoltre IB pi elevata che in zona attiva, VBE assume valori pi alti e tipicamente si assume VBE(sat) = 0,8 V. In saturazione entrambe le giunzioni sono polarizzate direttamente; infatti anche la tensione ai capi della giunzione CB, valendo VBC = VBE(sat) VCE(sat) = 0,8 0,2 = 0,6 V, risulta positiva.

245 Normalmente il circuito viene progettato in modo tale che IB sia pi alta di IB(sat) di un fattore che varia da 2 a 10 (denominato fattore di overdrive). Diminuendo VBE, la corrente IB diminuisce e con essa anche IC, finch per VBE < V (V 0,6 V la tensione di soglia della giunzione base-emettitore), entrambe le correnti vengono ad assumere valori molto bassi, praticamente trascurabili. Il BJT si trova allora a funzionare in zona di interdizione. chiaro che tensioni di base negative continuano a mantenere il BJT in interdizione. In questo caso per occorre prestare attenzione che VBE non superi, in valore assoluto, la tensione di rottura della giunzione BE. Questo parametro, che di qualche volt, viene indicato dai costruttori con BVEBO, tensione di breakdown fra emettitore e base. In interdizione entrambe le giunzioni del BJT sono polarizzate inversamente. Nelle applicazioni in cui il transistor viene utilizzato in commutazione, esso lavora tra interdizione e saturazione (ad eccezione della logica ECL alla quale si accenner pi avanti). Quindi uno stato dellinterruttore corrisponde allinterdizione del BJT, laltro alla saturazione. Ci sono molti motivi per i quali si scelgono queste due modalit operative. Una di queste ragioni consiste nel fatto che sia in interdizione che in saturazione le correnti e le tensioni nel transistor sono ben definite e non dipendono da parametri non ben specificati, come . Unaltra ragione legata al fatto che in interdizione e in saturazione la potenza dissipata dal BJT minima. Sebbene questo sia ovvio nel caso dellinterdizione, lo anche nel caso della saturazione, poich la tensione VCE(sat) molto piccola. Per tale motivo il fattore di overdrive ossia il rapporto IB / IB(sat) sempre scelto superiore a 1, in modo da porre il punto di riposo senzaltro in zona di saturazione(). Alla luce di quanto detto, il circuito di Fig. 13.1a funziona da interruttore tra la zona dinterdizione e quella di saturazione, se in ingresso viene inviato un segnale avente livelli di tensione opportuni. Supponiamo che il segnale dingresso possa assumere solo due livelli: alto (o 1) e basso (o 0) e che il livello alto sia associato ad una tensione pari a quella dalimentazione VCC, mentre quello basso ad una tensione nulla. Quando lingresso a livello alto (VCC) la giunzione BE sicuramente polarizzata direttamente, cos come la giunzione BC, se le due resistenze RB e RC sono opportunamente dimensionate. In questo caso luscita Vo coincide con VCE(sat), cio si pu considerare pari a 0, dunque al livello basso: il BJT si comporta da interruttore chiuso. Se invece il segnale dingresso nullo, cio a livello basso, ovviamente le due giunzioni BE e BC sono polarizzate negativamente: il segnale duscita allora pari a VCC, cio al livello alto, dato

Si fa in modo che il fattore di overdrive non sia comunque troppo elevato, perch altrimenti se si forza troppo il punto di riposo in saturazione, la velocit di commutazione rallenta a causa di fenomeni capacitivi dovuti ad accumulo di cariche nella giunzione BC.

()

246 che il BJT si comporta da interruttore aperto. Il circuito si comporta pertanto da porta logica NOT ed detto invertitore a transistor. Si noti che, a differenza di come si opera in zona attiva, nel funzionamento in commutazione di Fig. 13.1a non ci si preoccupa di stabilizzare il punto di riposo con la resistenza sullemettitore o dimensionando opportunamente il partitore dingresso: infatti i punti M e N di Fig. 13.1b sono (entro certi limiti) intrinsecamente stabili, non dipendendo n da , n dalla dispersione delle caratteristiche. Le commutazioni fra i due stati di saturazione e di interdizione del BJT non sono, come si pu prevedere, istantanee, ma richiedono un certo intervallo di tempo. Si definisce tempo di commutazione in ON (o turn-on time), tON, il tempo necessario affinch la corrente IC si porti al 90% del suo valore massimo di saturazione in seguito ad una commutazione. Analogamente il tempo di commutazione in OFF (o turn-off time), tOFF, il tempo necessario affinch la corrente IC si porti dal suo valore di saturazione al 10% di tale valore.

13.2

Funzionamento del MOSFET in commutazione

Anche per il funzionamento del MOSFET in commutazione conviene riferirsi alle caratteristiche duscita. Si consideri pertanto il MOSFET a source comune di Fig. 13.2a e le sue caratteristiche ID VDS riportate in Fig. 13.2b.

b) a)

Fig. 13.2 a) Circuito per commutazione con MOSFET a source comune. b) Caratteristiche duscita del MOSFET e retta di carico

Il MOS, come il BJT, pu lavorare sia come amplificatore di segnale sia in commutazione. Nel primo caso il punto di funzionamento viene a trovarsi nella zona di saturazione (ad esempio nel

247 punto Q delle caratteristiche), dove la corrente di uscita ID dipende in maniera sufficientemente lineare dalla tensione di ingresso VGS. Nel funzionamento come commutatore il MOS invece passa da uno stato di interdizione (punto N sulle caratteristiche) ad uno stato di piena conduzione (punto M) situato nella zona resistiva, che coincide con la parte iniziale della regione di triodo. Pi precisamente per valori di VGS < Vt, il canale non formato e ID = 0: il MOS interdetto (OFF) e il punto di funzionamento cade in N di modo che VDS = VDD. Allorch invece VGS > Vt , (13.3) nel canale inizia a scorrere corrente e la caduta di tensione sulla resistenza di carico RD provoca un abbassamento di VDS. Il punto di riposo si sposta prima nella zona di saturazione e poi, aumentando ancora VGS, nella zona ohmica (punto M) dove il MOS si comporta come una resistenza generalmente indicata con rON il cui valore rappresentato dall'inverso della pendenza della caratteristica. A differenza di quanto avviene nei BJT, con i MOSFET nello stato ON non si ha n una tensione VDS nulla, n il dispositivo si pu assimilare ad un interruttore chiuso. In realt, in queste condizioni il modello del MOSFET quello di una resistenza pari a rON. La resistenza esterna RD e quella del canale rON vengono a costituire un partitore di tensione che fornisce in uscita una frazione della tensione di alimentazione VDD. Scegliendo RD sufficientemente pi elevata di rON, Vo = VDS pu scendere ad una frazione molto piccola di VDD e il funzionamento diventa praticamente lo stesso di quello del BJT. Il circuito di Fig. 13.2a si comporta allora da porta NOT ed chiamato invertitore a MOSFET. Si noti che i tempi di commutazione nei MOSFET sono fortemente influenzati dalle capacit parassite esistenti tra i terminali. Nonostante ci, con le nuove tecnologie di fabbricazione si riusciti a ridurre notevolmente le dimensioni dei MOSFET con conseguente diminuzione delle capacit parassite, sicch attualmente le velocit di commutazione degli integrali digitali unipolari (MOSFET) sono quasi uguali a quelle degli integrati bipolari (BJT).

13.3

Evoluzione delle famiglie logiche

I dispositivi digitali vengono suddivisi in famiglie logiche ciascuna delle quali differisce dallaltra sia per quanto concerne il tipo di tecnologia utilizzata, sia per la circuiteria elementare su cui si basano le porte logiche. Nellambito della stessa famiglia vi sono poi diverse serie intese a migliorare alcune caratteristiche elettriche rispetto ad altre.

248 I dispositivi logici vengono oggi costruiti con la tecnologia dei circuiti integrati monolitici che consente di ottenere su piccole piastrine di silicio (chip) numerosi circuiti logici con elevata affidabilit di funzionamento ad un costo relativamente basso. A seconda del numero di porte logiche equivalenti contenute in un singolo chip, i circuiti integrati si classificano in: 1. Circuiti SSI (Small Scale Integration), i quali contengono un massimo di dieci porte logiche. 2. Circuiti MSI (Medium Scale Integration), i quali contengono tipicamente da dieci a cento porte logiche. 3. Circuiti LSI (Large Scale Integration), i quali contengono tipicamente da cento a mille porte logiche. 4. Circuiti VLSI (Very Large Scale Integration), i quali contengono un numero di porte logiche superiore a mille. Gli integrati di una stessa famiglia sono contraddistinti da una sigla comune, seguita da un numero progressivo che identifica il componente. Cos ad esempio appartengono tutti alla famiglia TTL LS (sigla 74LSXX) l'integrato 74LS00, contenente 4 porte NAND, il 74LS74, contenente due flip-flop, e il 74LS193, che un contatore binario singolo. Appartengono alla famiglia CMOS 40XX ad esempio l'integrato 4001, quadruplo
NOR,

l'integrato 4011, quadruplo NAND e il 4014,

registro a scorrimento a 8 stadi. Vedremo pi avanti il funzionamento di questi integrati digitali. In Fig. 13.3 sono raggruppate schematicamente le pi importanti famiglie logiche; lo sfondo grigio indica quelle famiglie che, pur avendo avuto in passato una certa importanza, sono diventate del tutto obsolete. La prima ad essere stata sviluppata, all'inizio degli anni '60, stata la tecnologia bipolare con la famiglia RTL (resistor-transistor logic, logica resistore-transistor). A questa famiglia, ormai scomparsa, seguirono la DTL (diode-transistor logic, logica diodo-transistor) e la HTL (highthreshold logic, logica a soglia elevata), derivata dalla precedente e particolarmente adatta, per la sua elevata immunit al rumore, a lavorare in ambiente industriale. Anche queste due famiglie sono ormai abbandonate. A partire dal 1965 stata sviluppata la TTL o T2L (transistor-transistor logic, logica transistortransistor), che, con tutte le sue evoluzioni, rimane tuttora la famiglia logica a BJT fondamentale. Accanto al tipo standard (STD), ancora diffuso, presente tutta una serie di sottofamiglie, ciascuna delle quali rappresenta un miglioramento per quanto riguarda la velocit di funzionamento e/o il consumo di potenza rispetto alla serie standard.

249

Fig. 13.3 Evoluzione delle famiglie logiche

La TTL S (TTL Schottky), che impiega il pi veloce BJT Schottky, caratterizzata da un tempo di propagazione molto basso (3 ns), mentre la TTL L (low-power) presenta un consumo particolarmente ridotto. Quest'ultima famiglia per in netto declino, soppiantata dalla pi efficiente TTL LS (low-power Schottky), che unisce al pregio di un limitato consumo l'elevata velocit di funzionamento propria dei transistori Schottky. Attualmente la TTL LS la famiglia logica pi diffusa per applicazioni generiche e ad essa si fa normalmente riferimento come famiglia TTL base. Dalle TTL S e TTL LS sono state sviluppate e commercializzate a partire dai primi anni '80 la TTL AS (advanced Schottky) e la TTL ALS (advanced low-power Schottky), che costituiscono le innovazioni pi recenti. La TTL AS la TTL pi veloce (ritardo di propagazione pari a 1,5 ns) mentre la TTL ALS la pi efficiente, presentando il prodotto velocit potenza dissipata pi basso (4pJ). La famiglia attualmente pi veloce in assoluto la ECL (emitter-coupled logic, logica ad accoppiamento di emettitore), impiegata in applicazioni che richiedono frequenze di lavoro particolarmente elevate e che presenta nella sua serie pi avanzata ritardi di propagazione inferiori ad 1 ns. La ragione della sua velocit va ricercata nel fatto che essa lavora tra la zona di interdizione

250 e la zona attiva (invece che in zona di saturazione): le due regioni sono pi vicine tra loro (rispetto alla distanza interdizione-saturazione) quindi la commutazione risulta pi rapida. La I2L o IIL (integrated-injection logic, logica ad iniezione integrata), pur presentando ottime caratteristiche riguardo al consumo e al grado di miniaturizzazione ( impiegata in integrati LSI), non ha mai raggiunto una larga diffusione. La tecnologia unipolare, sebbene sviluppata e commercializzata pi tardi della bipolare, grazie all'elevatissimo grado di integrazione ha praticamente monopolizzato il campo degli integrati LSI e VLSI, dapprima con i PMOS, poi con i pi veloci NMOS e CMOS. Questi ultimi inoltre sono ben presenti con numerose famiglie nella piccola e media scala di integrazione. Rispetto agli integrati TTL, i CMOS offrono il vantaggio di un consumo notevolmente inferiore, a scapito per, per quanto riguarda le famiglie delle prime generazioni, di una velocit decisamente pi bassa. Negli ultimi anni la tecnologia CMOS ha compiuto passi decisivi e con gli HCMOS (high-speed CMOS) delle serie HC e HCT ha praticamente raggiunto le frequenze di lavoro degli integrati TTL LS. Con gli ulteriori miglioramenti ottenuti nelle serie pi recenti, le AC e ACT (advanced CMOS), i CMOS sono ormai in grado di portare una effettiva concorrenza alle TTL delle serie avanzate. Infine, per quanto riguarda il campo di applicazione delle succitate famiglie, il mercato degli integrati SSI, MSI e LSI dominato dai CMOS e dai TTL. Integrati VLSI, quali microprocessori, memorie, ASIC, ecc. sono realizzati in prevalenza a NMOS o a CMOS. Gli NMOS sono impiegati soltanto nella progettazione di circuiti VLSI (memorie, in particolare).

13.4

Caratteristiche generali delle famiglie logiche integrate

Sui cataloghi dei circuiti integrati digitali il costruttore riporta tutta una serie di informazioni atte a definire le prestazioni del dispositivo in esame. Generalmente per ogni dispositivo viene inizialmente data una descrizione sommaria, quindi vengono elencate tutte le caratteristiche fondamentali e le tipiche applicazioni. Del circuito integrato viene dato lo schema logico insieme alla piedinatura e alla tabella della verit. In seguito vengono mostrate delle tabelle che consentono di ricavare i parametri elettrici sia in regime statico che dinamico. Vi poi una tabella che indica i massimi valori che il dispositivo pu sopportare senza perdere le proprie caratteristiche. Per dispositivi di una certa complessit, in genere la descrizione del circuito integrato completata con dei grafici che mostrano l'andamento delle varie grandezze in funzione del tempo.
Le caratteristiche principali e i parametri di funzionamento delle famiglie logiche integrate sono di seguito elencate.

251 1) Tensione dalimentazione VCC la tensione continua che si deve fornire all'integrato. Di essa indicata la massima escursione. Per la TTL: VCC = 4,5 5,5 V, per la CMOS: VCC = 3 18 V. 2) Corrente dalimentazione ICC la corrente fornita dal terminale di alimentazione VCC. Per la TTL: ICC = 10 mA, per la CMOS: ICC 0 in regime statico. 3) Potenza dissipata Pd la potenza media dissipata per il funzionamento con onda quadra ad una prefissata frequenza o quella dissipata in continua. Per la TTL: Pd = 10 mW in continua; Pd = 18 mW a 1 MHz. Per la CMOS: Pd = 10 nW in continua; Pd = 1 mW a 1 MHz. 4) Livelli di tensione di ingresso e di uscita Rappresentano le tensioni di ingresso e di uscita che consentono un corretto e non ambiguo riconoscimento del livello logico basso e alto. Con riferimento alla Fig. 13.4 si ha: a) VILmax: Tensione dingresso massima sul livello basso. Per la TTL: VILmax = 0,8 V. Per la CMOS: VILmax = VCC / 3. b) VIHmn: Tensione di ingresso minima sul livello alto. Per la TTL: VIHmin = 2 V. Per la CMOS: VIHmin = 2 VCC / 3. Se la tensione di ingresso VI compresa nell'intervallo VILmax VIHmin non garantito il riconoscimento del livello logico di entrata. Tale intervallo viene talora denominato zona dindeterminazione. c) VOHmn: Tensione minima duscita a livello alto nelle peggiori condizioni di carico. Per la TTL: VOHmn = 2,4 V. Per la CMOS: VOHmn VCC. d) VOLmax: Tensione massima duscita al livello basso nelle peggiori condizioni di carico. Per la TTL: VOLmax = 0,4 V. Per la CMOS: VOLmax 0.

VCC VIHmin circuito integrato

VCC VOHmin

VILmax 0

VOLmax 0

Fig. 13.4 Dislocazione dei livelli logici di tensione per le porte logiche

252 5) Livelli di corrente dingresso e di uscita Sui manuali, per convenzione, le correnti sono indicate positive se entranti nei morsetti di ingresso o di uscita, negative se uscenti; quelle entranti sono dette correnti di sink, quelle uscenti correnti di source. a) IIL: Corrente uscente (source current) da un terminale di ingresso quando posto al livello basso con gli altri a VCC. Tale corrente deve essere minore di un valore massimo IILmax. Per la TTL: IILmax = 1,6 mA. Per la CMOS: IILmax = 0,1 A. b) IIH: Corrente assorbita da un ingresso (sink current) quando posto al livello alto con gli altri connessi a massa. Il costruttore indica il massimo valore ammissibile IIHmax. Per la TTL: IIHmax = 40 A. Per la CMOS: IIHmax = 0,1 A. c) IOL: la corrente che una porta logica assorbe (sink current) quando la sua uscita al livello basso. Il costruttore indica il valore massimo IOLmax in prefissate condizioni di carico. Per la TTL: IOLmax = 16 mA. Per la CMOS: IOLmax = 4 mA con VCC = +5V (serie HCMOS). d) IOH: la corrente che una porta logica eroga (source current) quando la sua uscita al livello alto. Viene fornito il valore massimo IOHmax. Per la TTL: IOHmax = 400 A. Per la CMOS: IOHmax = 4 mA con VCC = +5V (serie HCMOS). Le correnti succitate, riferite ad una porta NAND, sono riportate in Fig. 13.5.

Fig. 13.5 Connessioni per la determinazione delle correnti dingresso e duscita di una porta logica

Si vuole rilevare che i valori indicati per le tensioni e le correnti sono quelli tipici che il costruttore consiglia per un ottimale funzionamento del dispositivo logico operante da solo o in collegamento con altri dispositivi logici. evidente che si pu operare in condizioni di carico diverse da quelle consigliate. In tal caso, per, si deve verificare attentamente che non si superino i valori massimi ammissibili per la rottura dell'integrato e che siano verificate le

253 condizioni di compatibilit dei livelli logici in caso di collegamento di pi dispositivi digitali. 6) Fan-out sul livello alto FOH Si definisce fan-out sul livello alto, FOH, il rapporto:
FOH = I OH max . I IH max

(13.4)

Esso rappresenta il numero massimo di ingressi che l'uscita di una porta logica pu pilotare correttamente sul livello alto. Per la TTL: FOH = 10. Per la CMOS, il valore teorico infinito ma il costruttore consiglia FOH = 50 7) Fan-out sul livello basso FOL definito FOL il rapporto:
FOL = I OL max . I IL max

(13.5)

Esso rappresenta il numero massimo di ingressi che l'uscita di una porta logica pu pilotare correttamente sul livello basso. Per la TTL: FOL = 10. Per la CMOS, come per FOH, il costruttore consiglia FOL = 50. Se FOH e FOL sono diversi tra loro, il costruttore definisce fan-out complessivo FO il pi piccolo tra i due valori. 8) Corrente di corto circuito IOS la corrente che scorre nel terminale duscita quando posto in cortocircuito. Per la TTL:
IOS = 30 mA. Per la CMOS, la corrente di corto circuito dipende dalla tensione

dalimentazione; ad esempio per VCC = +5 V si ha IOS 5 mA. 8) Tempi di commutazione Sono definiti come i tempi necessari affinch l'uscita, nel cambiare stato logico, si porti al livello di riconoscimento del nuovo stato. Si consideri la Fig. 13.6 che illustra il circuito per la determinazione dei tempi di commutazione insieme alle tipiche forme d'onda relative ad un circuito invertente. In particolare si ha:
a) Tempo di discesa, tf, (fall time) del segnale duscita misurato tra il 90% e il 10% della

tensione di uscita massima VOHM.

b) Tempo di salita, tr, (rise time) del segnale duscita, definito come il tempo necessario

affinch l'uscita vari tra il 10% e il 90% del valore massimo VOHM.
c) Tempo di propagazione dal livello alto a quello basso, tpHL, che viene misurato come

intervallo tra il 50% di VIHM e il 50% di VOHM.

254
d) Tempo di propagazione del livello basso a quello alto, tpLH, che viene misurato come

intervallo tra il 50% di VIHM e il 50% di VOHM.

Fig. 13.6 Diagrammi temporali relativi ai tempi di commutazione e di propagazione

I tempi tpHL e tpLH sono in genere diversi e il costruttore fornisce anche il loro valore medio indicato come tempo di ritardo di propagazione tp. Tipicamente per la TTL (standard):
tp = 10 ns, mentre per la CMOS (serie 4000B): tp = 100 ns con VCC = +5 V.

13.5

La famiglia TTL

Il componente base della famiglia TTL il BJT che viene fatto lavorare in commutazione fra lo stato di interdizione e quello di saturazione. Gli integrati sono contraddistinti da una sigla composta dal prefisso comune 74 o 54, seguito da due o tre cifre. La serie 74, o serie commerciale, adatta a lavorare in un campo di temperature (0 70 C) pi ristretto di quello della serie 54, o serie militare ( 55 125 C). Per entrambe, l'alimentazione VCC di 5 V. La famiglia TTL utilizza soluzioni circuitali che ben si adattano alle esigenze della tecnologia dei circuiti integrati. Le resistenze sono ridotte al minimo e con valore ohmico contenuto in modo da migliorare l'integrazione a parit darea su singolo chip. La logica TTL realizzata mediante una tipica struttura integrata denominata transistore multiemettitore, mostrata in Fig. 13.7a. Esso equivalente circuitalmente allo schema di Fig. 13.7b. Un transistor del genere, connesso come indicato, realizza loperazione AND.

255

a)

b)

Fig. 13.7 a) Transistor multiemettitore con due emettitori.

b) Schema equivalente del BJT multiemettitore

Se almeno uno degli ingressi posto al livello basso (massa) la giunzione base-emettitore viene portata in saturazione dalla corrente:
IB = VCC VBE VCC . R1 R1

(13.6)

La corrente di collettore zero poich la tensione di base VB1 = VBE 0,7 risulta insufficiente alla conduzione della giunzione base-collettore. La tensione duscita vale:
VC = 0

ovvero:

Y1 = 0 .

(13.7)

Se invece tutti gli ingressi sono portati al livello alto (VCC) il transistor funziona in regime
inverso, vale a dire con la giunzione BC in conduzione e la giunzione BE interdetta. La tensione di

uscita vale:
VC = RL (VCC VBC ) VCC R1 + RL

ovvero:

Y1 = 1 ,

(13.8)

avendo supposto RL R1 e VBC 0,7 V, trascurabile rispetto a VCC. La tensione di uscita al livello alto dipende quindi dal carico RL applicato. Se l'uscita alimentasse altri circuiti digitali il segnale tenderebbe a degradarsi rapidamente per cui si rende necessario far seguire lo stadio multiemettitore da un amplificatore di tipo invertente in grado di fornire una corrente sufficiente ad alimentare un certo numero di carichi. Per tale motivo la porta logica elementare della famiglia TTL la porta NAND, mostrata in Fig. 13.8, ottenuta facendo seguire ad un BJT multiemettitore AND un amplificatore invertitore NOT.

256

Fig. 13.8 Schema elettrico di una porta NAND a due ingressi TTL

La sezione amplificatrice costituita da uno stadio invertitore (BJT Q2) e da uno stadio finale denominato Totem Pole (BJT Q3 e Q4 e diodo D). Analizziamo il funzionamento della porta NAND nel suo complesso: 1) Se uno o entrambi gli ingressi A e B a livello basso, la giunzione BE di Q1 risulta in conduzione mentre non pu condurre la giunzione BC. La corrente di base del BJT Q2 nulla e di conseguenza Q2 e Q4 sono interdetti. Il transistor Q3, pur avendo la base polarizzata direttamente tramite la resistenza R2, non pu condurre poich Q4 interdetto. La tensione di uscita si porta a livello alto:
VY = VCC VBE 3 VD R2 I R 2 3,5 V ,

(13.9)

dove VBE3 e VD sono le tensioni di soglia dei componenti ( 0,5 V) comandati dalle deboli correnti presenti in un transistor interdetto. Se in queste condizioni l'uscita collegata ad un carico esterno (unaltra porta logica), schematizzabile come una resistenza RL, Q3 libero di condurre e la tensione di uscita diminuisce. Dunque evidente che il carico non pu essere troppo piccolo, o altres non possibile connettere un numero troppo elevato di carichi in parallelo alluscita. Questo spiega il valore finito del fan out delle porte logiche. 2) Se entrambi gli ingressi A e B sono al livello alto la giunzione BE di Q1 interdetta mentre pu condurre la giunzione BC che porta Q2 in saturazione che, a sua volta, satura Q4. Il BJT Q3 e il diodo di uscita non possono condurre in quanto la tensione di collettore di Q2
VC 2 = VCE 2(sat) + VBE 4 1 V , valore insufficiente a porre in conduzione la giunzione BE di Q3 e il diodo D. In assenza di carico esterno l'uscita si porta al livello basso VOL 0 V, essendo Q4 saturo con corrente di collettore praticamente nulla. Se si collega l'uscita ad un carico esterno (unaltra porta (13.10)

257 logica), rappresentabile da una resistenza RL, il BJT Q4 assorbe corrente dal carico e la tensione duscita VOL tende ad aumentare(). In questa situazione per non danneggiare il BJT Q4 e quindi la porta logica, opportuno rendere sempre IOL < 50 mA; di conseguenza, considerando che la resistenza di carico connessa allalimentazione (cfr. Fig. 13.5), deve essere RL > VCC / IOL = 100 . Si noti che il totem-pole duscita si pu rappresentare con il modello equivalente di Fig. 13.9. La resistenza duscita Ro coincide con R3 (e vale 130 ); la batteria Eo tiene conto delle tensioni VCE3(sat) e VD; i due interruttori infine impongono luscita alta o bassa a seconda che sia in conduzione Q3 o Q4.

Fig. 13.9 Modello equivalente del totem-pole duscita

Per completare la descrizione circuitale si noti inoltre che: a) la resistenza R3 ha la funzione di limitare la corrente del BJT Q3 nel caso che l'uscita sia in corto circuito con stato logico alto; b) il diodo D assicura l'interdizione del BJT Q3 quando Q2 e Q4 sono saturi (uscita sul livello basso); c) i diodi posti sui terminali d'ingresso proteggono la porta logica nel caso di applicazione di una tensione negativa che potrebbe provocare la rottura della giunzione base-emettitore di Q1 . Come accennato in precedenza, la famiglia TTL suddivisa in diverse sottofamiglie commercializzate nel corso degli anni. Le diverse serie differiscono tra loro sostanzialmente per quanto riguarda il tempo di propagazione e le correnti assorbite (sink current) o erogate (source

man mano che RL diminuisce, aumenta la pendenza della retta di carico sulle caratteristiche duscita del BJT e pertanto aumenta la tensione tra collettore ed emettitore.

()

258 current) dai terminali di ingresso e/o uscita della porta logica. Ci comporta, tra laltro, una diversa potenza dissipata dal dispositivo e ovviamente anche diversi valori di fan-in e fan-out. La serie 74 L (ormai obsoleta), nota con il termine low-power, presenta ridotti consumi di potenza. Ci ottenuto utilizzando uno schema elettrico simile a quello della TTL-standard con la differenza che i valori delle resistenze sono pi elevati di circa un fattore 10. Il vantaggio di un basso consumo per a svantaggio della velocit di risposta del dispositivo. La serie 74 S (Schottky) stata studiata al fine di limitare il tempo di propagazione. Ci ottenuto impiegando diodi e transistor Schottky che consentono maggiori velocit di commutazione tra i livelli logici ma con una pi elevata dissipazione di potenza. La serie 74 LS (low-power Schottky) rappresenta un compromesso tra le due precedenti serie. Con essa possibile ottenere elevate velocit con ridotti consumi. La serie 74H nota come serie ad alta velocit. Tale caratteristica ottenuta utilizzando una struttura Darlington nello stadio di uscita e riducendo il valore delle resistenze. Ci da un lato porta ad una diminuzione delle costanti di tempo con miglioramento della risposta in frequenza ma dall'altro determina un maggior assorbimento di corrente con conseguente aumento di potenza dissipata. La serie 74 AS (advanced Schottky) nasce dal miglioramento della tecnologia e della disposizione circuitale della serie 74S. In particolare vengono ridotte le aree di formazione delle giunzioni con conseguente diminuzione delle capacit parassite in modo da consentire pi elevate velocit di commutazione. La serie 74 ALS (advanced low-power Schottky) presenta una struttura sostanzialmente analoga alla 74AS salvo che si sono aumentati i valori delle resistenze al fine di ottenere una riduzione della potenza dissipata con una contenuta diminuzione di velocit. Con riferimento alle logiche di tipo Schottky, opportuno sottolineare che il transistor Schottky presenta unelevata velocit di commutazione perch il BJT non si porta mai in saturazione. In tal modo, laccumulo di cariche nella giunzione BC risulta molto basso e il tutto si pu schematizzare in una riduzione della capacit parassita della giunzione BC. Per tale motivo, le logiche TTL S, LS, AS e ALS sono note anche come logiche non saturate. La Tab. 13.1 riporta i valori dei parametri pi significativi della serie TTL. Pi precisamente sono riportati i valori limite delle tensioni di ingresso e di uscita, insieme con i margini di rumore NM, nello stato alto (H) e nello stato basso (L) definiti come NM H = VOH (min) V IH (min) , NM L = VIL (max) VOL (max) ; (13.11) (13.12)

259 sono inoltre riportate le correnti massime e i valori di fan-out (F.O.) a livello alto e basso. Quest'ultimo parametro espresso sia nell'unit di carico UL della stessa serie, sia in UL della serie LS che costituisce la serie di riferimento. Sono inoltre indicati i valori tipici della potenza dissipata da una porta singola e i tempi di propagazione.

Tab. 13.1 Caratteristiche delle sottofamiglie TTL

13.6

La famiglia CMOS

I CMOS o MOS complementari (complementary MOS) costituiscono un'importante famiglia logica che, come la TTL, ha dato origine a numerose sottofamiglie. La struttura base, quella dell'inverter, illustrata in Fig. 13.10a. Essa costituita da due MOS complementari, cio da un NMOS (T1) e da un PMOS (T2) con caratteristiche elettriche simili, posti in serie con i drain connessi insieme. Come si detto nel Cap. 3, l'NMOS entra in conduzione quando la sua tensione VGS supera Vt, che nei CMOS varia da 1,5 V a circa 0,75 V a seconda della sottofamiglia considerata. Il PMOS a sua volta conduce quando VGS < Vt, dove Vt negativa ed in valore assoluto circa pari alla tensione di soglia dell'NMOS. Nell'inverter di Fig. 13.10a, allorch Vi = 0, si ha VGS1 = 0 e VGS2 = VDD;

260 pertanto T1 OFF mentre T2 ON e risulta Vo = VDD. Viceversa quando Vi = VDD, si ha VGSl = VDD mentre VGS2 = 0; T1 ON e T2 OFF, cosicch Vo = 0.

b) a)

Fig. 13.10 CMOS: a) struttura interna; b) caratteristiche di trasferimento

Si pu analizzare il funzionamento del CMOS pi in dettaglio, facendo riferimento alle caratteristiche di trasferimento illustrate in Fig. 13.10b, relative a tre diverse tensioni di alimentazione, VDD = 5, 10 e 15 V. Facendo riferimento ai CMOS della serie 4000, finch Vi < 1,5 V circa, T1 , come si gi detto, OFF e T2 ON; l'uscita risulta collegata a VDD attraverso il canale del PMOS, in modo che, non scorrendo corrente, Vo = VDD. Non appena Vi supera la tensione di soglia Vt di T1, questo va in conduzione ed avviene una partizione di VDD sulle resistenze dei canali dei due MOS. Inizialmente la resistenza del canale di T1 pi elevata; aumentando Vi, questa diminuisce mentre cresce la resistenza di T2, sicch per Vi = VDD / 2 le due resistenze sono uguali. La tensione di uscita Vo risulta allora pari a VDD / 2. Aumentando ancora Vi, la resistenza di T2 supera sempre pi quella di T1, cosicch Vo si abbassa ancora fino a raggiungere circa 0 V quando, per Vi = VDD 1,5 V, T2 va in OFF. La porta CMOS pu essere rappresentata, dal punto di vista elettrico, con il modello equivalente di Fig. 13.11. L'ingresso, essendo collegato al gate dei MOS, isolato dal corpo del dispositivo dallo strato di ossido di silicio; la sua impedenza risulta perci elevatissima (> 1010 ) e il terminale pu essere considerato praticamente fluttuante. Nel ramo duscita i due MOS possono essere rappresentati mediante due interruttori, funzionanti in modo complementare, ciascuno posto in serie alla resistenza rON del canale in piena conduzione. Il valore di rON tipicamente di 500 nei MOS delle serie classiche (4000 e 74C) mentre si abbassa di una decina di volte nelle serie ad alta velocit (HCMOS).

261

Fig. 13.11 Modello elettrico equivalente della porta CMOS

Per evitare che la carica statica indotta dalla manipolazione del componente crei un potenziale in grado di perforare lossido di gate, quindi di danneggiare irreversibilmente il componente, vengono allora inseriti dei diodi limitatori (detti diodi clamp) per proteggere gli ingressi, come illustrato in Fig. 13.12. Essi impediscono alla tensione sugli ingressi di salire oltre VDD + V e di scendere sotto a V.

Fig. 13.12 Protezione mediante diodi clamp dellingresso delle porte CMOS

Le porte CMOS delle prime generazioni (serie 4000 e 74C) presentano ritardi di propagazione notevolmente superiori a quelli delle porte TTL. a causa dei maggiori valori della resistenza di uscita, dell'ordine di diverse centinaia di ohm, (mentre per i TTL circa 100 ). Il problema stato brillantemente risolto nei MOS ad alta velocit (serie HC, HCT, AC, ACT) dove il ritardo di propagazione ormai confrontabile con quello dei TTL.

262 In condizioni statiche la porta CMOS sostanzialmente non dissipa potenza; infatti, la corrente dingresso praticamente nulla per via dell'ossido isolante e cos pure quella del ramo di uscita, poich uno dei due MOS nello stato di interdizione. Al contrario durante la commutazione, i MOS, anche se per un tempo breve, vengono a trovarsi entrambi in conduzione cosicch viene a scorrere una corrente IDD dall'alimentazione verso massa. In Fig. 13.13a insieme con la caratteristica dingresso-uscita illustrato l'andamento in funzione di Vi di questa corrente che, per Vi = VDD / 2, raggiunge il valore massimo di qualche mA. Viene pertanto dissipata una potenza che dipende, oltre che dalla durata della commutazione e della resistenza dei canali, anche dal quadrato di VDD e dal numero di commutazioni nell'unit di tempo, cio dalla frequenza di funzionamento f.

a)

b)

Fig. 13.13 a) Caratteristica ingresso-uscita della porta CMOS ed andamento della

corrente IDD assorbita dallalimentazione. b) Grafico comparativo delle potenze dissipate da porte TTL e CMOS

In conclusione, se vero che in regime statico la potenza dissipata dai CMOS trascurabile rispetto a quella dissipata dai TTL, allaumentare della frequenza i consumi vengono ad avvicinarsi sempre pi, come illustrato nei grafici di Fig. 13.13b. La tecnologia CMOS presenta un insieme di serie commerciali sia nellambito SSI e MSI, che in quello LSI e VLSI che presentano un ventaglio ricco e completo di funzioni. Accanto alle classiche ma tuttora valide serie 4000 e 74 C, troviamo le sottofamiglie ad alta velocit 74 HC e 74 AC, sviluppate e commercializzate pi recentemente. Serie 4000. Nell'ambito di questa famiglia, la serie di gran lunga pi diffusa quella contrassegnata con il suffisso B, iniziale di buffered. La struttura di una porta 4000B comprende, oltre allo stadio che implementa la funzione desiderata, una coppia di stadi invertitori che fungono

263 da buffer, ossia separano elettricamente lo stadio di ingresso dall'uscita, migliorando nettamente le caratteristiche elettriche della porta. La caratteristica di trasferimento di queste porte si avvicina alla curva ideale, con un passaggio netto fra i due stati logici. Al contrario della TTL, l'alimentazione della serie 4000 non fissata rigidamente, ma pu essere scelta in una gamma da 3 a 18 V. Limmunit al rumore arriva quasi a VDD / 2: ci significa che per variazioni di Vi da 0 a circa 0,5VDD, la porta continua a sentire al suo ingresso uno 0 logico, cos come per Vi compreso fra 0,5VDD e VDD continua a sentire all'ingresso un 1 logico. Tuttavia i CMOS presentano una notevole dispersione della caratteristica, cosicch i costruttori forniscono cautelativamente i valori VIL(max) = 30% VDD e VIH(min) = 70% VDD. Ad esempio per VDD = 5 V si ha VIL(max) = 1,5 V e VIH(min) = 3,5 V. I margini di rumore, per VDD = 5 V, sono quindi praticamente di 1,5 V sia per il livello alto che per quello basso. I livelli duscita dipendono ovviamente dalla corrente. Per corrente praticamente nulla, caso che si verifica quando il carico costituito da altre porte CMOS, vengono forniti i valori limite VOH(min) = VDD 0,05 V e VOL(max) = 0,05 V. Le correnti duscita sono piuttosto limitate. Con VDD = 5 V vengono forniti per le correnti di sink e di source i valori tipici di 0,88 mA (valori minimi 0,44 mA). Poich per le correnti dingresso sono veramente esigue (valore massimo di 1 A nelle condizioni pi sfavorevoli) il fanout elevatissimo. Questo parametro risulta per limitato in regime dinamico dai transitori delle capacit di carico; i costruttori indicano per esso il valore limite di 50. Serie 74C. Questa serie presenta caratteristiche simili alla serie 4000B, ma non bufferizzata. Essa ha la particolarit di essere equivalente come funzionalit e piedinatura alla famiglia TTL; ci significa che integrati con la stessa sigla nelle due famiglie contengono le stesse funzioni logiche e presentano le stesse connessioni esterne. Il 74C00 ad esempio contiene 4 NAND a due ingressi, come il 7400 TTL. cos possibile implementare direttamente in CMOS progetti nati per la TTL, senza modifica alcuna. Serie 74HC e 74HCT. Il limite principale dei CMOS tradizionali, ovvero la scarsa velocit, viene brillantemente superato con le serie CMOS veloci che possono competere ormai, quanto a frequenza di lavoro, con la serie TTL LS. La tecnica del gate in polisilicio, insieme con quella dell'impiantazione ionica, ha consentito di ridurre notevolmente le dimensioni del MOS (la lunghezza del canale stata ridotta a 3 m) e con esse le capacit parassite. Il ritardo di propagazione cos sceso a 8 ns e la frequenza di lavoro massima salita a circa 50 MHz. La serie 74HC (high-speed CMOS) comprende la maggior parte delle funzioni delle serie TTL e le pi importanti della serie 4000. La tensione dalimentazione deve essere compresa tra 2 e 6 V. I

264 valori limite delle correnti di uscita sono pi elevati di quelli della serie 4000, risultando pari a 4 mA. La serie 74HCT (high-speed CMOS TTL-compatible) presenta le stesse caratteristiche della serie precedente con la differenza che i livelli di ingresso sono gli stessi della TTL LS. In questo modo vengono eliminati tutti i problemi di interfacciamento fra porte TTL e CMOS. Serie 74AC e 74ACT. Il processo di riduzione delle dimensioni del MOS ha portato recentemente alla produzione di nuove famiglie in cui la lunghezza del canale inferiore a 2 m. Si arriva cos a tempi di propagazione confrontabili con quelli delle TTL ALS, con i benefici per di un consumo molto pi contenuto. In particolare, la serie AC (advanced CMOS) ha portato il tempo di propagazione a 5 ns con un prodotto velocit-potenza di 0,01 pJ, contro i 6 pJ della TTL ALS. Anche in questa famiglia disponibile una serie, indicata con la sigla 74ACT, caratterizzata da livelli dingresso TTL compatibili. In Tab. 13.2 sono riportati i valori limite di tensione e corrente delle diverse sottofamiglie.

Tab. 13.2 Caratteristiche delle sottofamiglie CMOS

4000B VIH VIL VOH VOL NMH/L II (max) IO @ VO tp

Per la serie 4000B: Per le altre serie:

HC 3,15 V 0,9 V 4,4 V 0,1 V 1,25/0,8 V 0,1 A

HCT 2,0 V 0,8 V 4,4 V 0,1 V 2,4/0,7 V 0,1 A

AC 3,15 V 1,35 V 4,4 V 0,1 V 1,25/1,25 V 0,1 A

ACT 2,0 V 0,8 V 4,4 V 0,1 V 2,4/0,7 V 1 A

3,5 V 1,5 V 4,95 V 0,05 V 1,45/1,45 V 0,1 A

m 0,44 mA
4,6/0,4 V 100 ns
VDD = 5 V VCC = 4,5 V

m 4 mA
3,7/0,4 V 8 ns

m 4 mA
3,7/0,4 V 8 ns

m 24 mA
3,7/0,4 V 5 ns

m 24 mA
3,7/0,4 V 5 ns

13.7

Configurazioni speciali
13.7.1 Porte open collector e open drain

Le porte open collector e open drain sono circuiti integrati strutturalmente analoghi a quelli visti precedentemente, con la differenza che presentano nello stadio di uscita un transistor con il

265 collettore aperto per la TTL e un MOS con il drain aperto per la CMOS. Ad esempio, una porta NAND TTL in open collector coincide con quella gi vista in Fig. 13.8, se si elimina la resistenza R3, il transistor Q3 ed il diodo, e si preleva luscita Y direttamente sul collettore di Q4. Il simbolo logico di tale porta indicato in Fig. 13.14; in generale lasterisco indica unuscita in open collector o in open drain.

Fig. 13.14 Simbolo logico di una porta open collector o open drain

Una porta open collector si comporta come una porta ordinaria se si connette tra uscita e alimentazione una resistenza detta di pull-up come mostrato in Fig. 13.15.

Fig. 13.15 Collegamento di una porta open collector o open drain con resistenza di pull-up

I principali vantaggi della struttura open collector e open drain sono: 1. Possibilit di alimentare la resistenza di pull-up RC con una tensione diversa da quella propria della porta logica; in tal caso la resistenza di pull-up va dimensionata in modo da limitare la corrente che assorbe la porta logica ad un valore non eccedente il massimo consentito. Ad esempio, nella famiglia TTL il 7407 un chip che contiene sei buffer non invertenti a collettore aperto ciascuno dei quali pu essere alimentato con tensione massima di 30 V e pu assorbire una corrente fino a 30 mA. Questo genere di funzionamento tipico di situazioni nelle quali una porta sia chiamata a pilotare un carico costituito da un rel, da una lampada, o da un transistor (e che la tensione di polarizzazione di questo carico sia pi

266 elevata della tensione di alimentazione della porta stessa). Se si utilizzasse una classica uscita totem-pole, nello stato alto il transistor Q3 verrebbe irregolarmente polarizzato inversamente. 2. Possibilit di realizzare il cosiddetto AND cablato o wired-AND, vale a dire che collegando insieme pi uscite di porte open collector o open drain, come rappresentato in Fig. 13.16a, si ottiene l'AND delle uscite stesse. Il simbolo logico di tale connessione riportato in Fig. 13.16b.

a)

b)

Fig. 13.16 a) Connessione wired-AND di due porte NAND

open collector e b) relativo simbolo logico

L'analisi del collegamento AND cablato semplice se si tiene conto che un dispositivo open collector visto dalla sua uscita pu essere interpretato come un interruttore chiuso: Y = 0 (BJT o MOS interno saturato), o come un interruttore aperto: Y = 1 (BJT o MOS interno interdetto). Quindi se una o entrambe le uscite Yl e Y2 in Fig. 13.16a sono nello stato basso, in RC scorre corrente e l'uscita comune Y assume il livello basso imposto dallo stato di saturazione di Yl e/o Y2. Se entrambe le uscite sono al livello alto, in RC non scorre corrente e anche l'uscita comune Y si porta al livello alto. In definitiva: Y = Yl Y2. 13.7.2 Porte three-state (o tri-state) Le porte logiche studiate finora possono presentare soltanto due stati: 0 quando luscita collegata a massa tramite un BJT o un MOSFET saturo (detto elemento di pull-down), o 1 quando luscita collegata allalimentazione tramite un componente interno (detto elemento di pullup). In tutti i casi, la linea duscita, e con essa un eventuale carico, sempre connessa o a massa o all'alimentazione. In molte applicazioni utile ottenere una terza condizione (three-state) per la quale l'uscita risulta praticamente isolata sia dalla massa che dall'alimentazione, In questo stato la porta logica non assorbe e non cede corrente e si comporta un carico ad alta impedenza. Ci quanto si realizza nei dispositivi three-state (o tri-state), le cui uscite possono assumere tre stati: 0, 1 e Z dove

267 con Z si indicato lo stato ad alta impedenza. I dispositivi three-state sono disponibili sia in tecnologia TTL che CMOS. In Fig. 13.17 si mostrano i simboli logici di porte three-state non invertenti.

a)

b)

Fig. 13.17 Schema di una porta NOT three-state con ingresso di

abilitazione attivo a) a livello basso, b) a livello alto

Essi sono provvisti di un ulteriore ingresso, indicato con G o con G, che prende il nome di ingresso di abilitazione: nel primo caso (Fig. 13.17a) esso attivo se a livello basso, viceversa nellaltro caso (Fig. 13.17b). La tabella di verit relativa alla porta di Fig. 13.17a pertanto la seguente A 0 1

G
0 0 1

Y 0 1 Z

mentre per quella di Fig. 13.17b

A 0 1

G 1 1 0

Y 0 1 Z

dove con sintende che luscita indipendente dal valore assunto da e con Z luscita ad alta impedenza. evidente che luscita three-state nel caso di porta TTL si ottiene agendo sullingresso dabilitazione in modo che esso porti entrambi i transistor del totem-pole in interdizione, mentre nel caso di porta CMOS esso deve rendere interdetti entrambi i MOSFET. In Fig. 13.18 si mostra una tipica connessione tra due porte three-state che consente di realizzare un collegamento bidirezionale tra il dispositivo A e il dispositivo B.

268

Fig. 13.18 Collegamento bidirezionale tra due dispositivi

A e B realizzato mediante porte three-state

Per G = 1 la porta 1 conduce e la porta 2 in alta impedenza per cui A lavora da trasmettitore e B da ricevitore. Per G = 0 la situazione sinverte per cui A opera da ricevitore e B da trasmettitore. Nella Fig. 13.19 si mostra un'altra applicazione dei dispositivi three-state utilizzata in particolare nelle circuiterie dei calcolatori elettronici. Le apparecchiature A, B, C e D sono connesse tramite un unico insieme di fili denominato BUS. Se si vuole collegare, ad esempio, il dispositivo A con C opportuno porre B e D nello stato di alta impedenza e abilitare invece A e C. In tal modo le linee del BUS sono dedicate esclusivamente ai dispositivi A e C mentre B e D sono a tutti gli effetti sconnessi dal BUS.

Fig. 13.19 Collegamento tra diverse apparecchiature

A, B, C e D mediante porte three-state

Esistono anche porte bidirezionali, in grado cio sia di trasmettere che di ricevere dati dal BUS. Queste porte sono indicate con il termine transceiver, sintesi di transmitter e receiver. Un tipico esempio lintegrato 74HC243.

269 13.7.3 Trigger di Schmitt I trigger di Schmitt sono circuiti di commutazione che, grazie ad una particolare configurazione interna a reazione positiva, presentano due tensioni di soglia precise e ben differenziate, associate rispettivamente alle commutazioni basso-alto e alto-basso. Allorch l'ingresso, passando dal livello basso a quello alto, supera la tensione di soglia superiore VT+ , l'uscita commuta da uno stato all'altro per ritornare nello stato precedente solo quando l'ingresso scende al di sotto della soglia inferiore VT . In Fig 13.20a e b illustrato il comportamento del trigger di Schmitt invertente 7414 che presenta tensioni di soglia VT+ = 1,7 V e VT = 0,9 V. In Fig. 13.20c riportata la caratteristica ingresso-uscita del trigger di Schmitt; la sua forma particolare ad isteresi viene riportata sulla porta come simbolo distintivo, come illustrato in Fig. 13.20d. La Fig. 13.20e riporta invece la piedinatura dellintegrato 7414.

Fig. 13.20 Trigger di Schmitt: forme donda a) dingresso, b) duscita;

c) caratteristica di trasferimento; d) simbolo logico; e) piedinatura del 7414

Tipicamente queste porte vengono utilizzate per squadrare segnali di forma d'onda qualsiasi, onde renderli adatti ai sistemi digitali. Trovano per impiego anche per rendere i dispositivi digitali

270 esenti dai cosiddetti jitter (o guizzi spuri), che si manifestano sull'uscita quando i segnali applicati agli ingressi presentano transizioni lente. In questo caso si dice che i dispositivi sono forniti di ingressi triggerati. In una porta normale, se l'ingresso commuta lentamente, il punto di funzionamento pu rimanere nella zona damplificazione della caratteristica di trasferimento (vale a dire nella zona dindeterminazione) per un tempo sufficiente perch si generino nel segnale duscita guizzi spuri, che possono essere erroneamente interpretati come segnali veri e propri. I jitter possono nascere sia per oscillazione spontanea della porta sia per amplificazione del rumore sovrapposto al segnale di ingresso. Nelle porte TTL questo fenomeno pu manifestarsi per tempi di transizione del segnale di ingresso superiori a 1 s, nei CMOS per tempi maggiori di 5 s. Le porte a trigger di Schmitt, grazie al fatto che la loro commutazione estremamente rapida e grazie alla presenza di due livelli di soglia distinti, sono in grado di trattare segnali di ingresso anche molto lenti. 13.7.4 Buffer (o driver) Con questo termine sono indicate quelle porte periferiche che vengono interposte fra il sistema logico vero e proprio e i dispositivi esterni, quali visualizzatori, lampade, rel, linee, bus, ecc. Siccome esse presentano talvolta uscite potenziate in tensione e corrente onde poter pilotare i dispositivi esterni, vengono chiamate anche driver. I due termini, buffer e driver sono spesso associati o utilizzati luno per l'altro. Circuitalmente i driver presentano spesso uscite open-collector o tri-state. Il 7407 un buffer driver non invertente mentre il 7406 un buffer driver invertente; entrambi presentano unuscita open collector in grado di assorbire una corrente di sink di 40 mA da carichi con alimentazione fino a 30 V. I 74125 e 126 sono buffer tri-state unidirezionali, il primo abilitato da un livello basso, il secondo da un livello alto. Il 74LS245 invece un buffer bidirezionale non invertente, espressamente progettato per trasmettere e ricevere da bus. Nelle famiglie CMOS troviamo oltre al transceiver 74HC245, buffer non invertenti a tri-state, come il 4503, e i diffusi 4049 e 4050 (invertente il primo, non invertente il secondo). Ad esempio, per pilotare un rel tramite un 7406 possiamo ricorrere allo schema di Fig. 13.21:

271

Fig. 13.21 Pilotaggio di un rel tramite buffer 7406

nello stato basso dell'uscita, il rel attivato e la corrente di sink assorbita dall'uscita della porta vale IL = Va VOL , RL (13.13)

dove Va la tensione di alimentazione e RL la resistenza interna del rel. Supponendo di avere Va = 24 V e RL = 1,3 k, si ottiene IL 24 / 1,3 = 18,5 mA. Essendo IL < IOL = 40 mA, la porta perfettamente in grado di pilotare il rel. Nello stato OFF, la corrente viene interrotta e l'uscita della porta viene interessata dalla tensione Va = 24V. Anche in questo caso, essendo Va < VOH = 30 V, la porta lavora in condizioni di sicurezza. Si noti la presenza nello schema del diodo volano D, la cui funzione quella di fornire un percorso alla corrente di scarica della bobina del rel, quando la porta diviene OFF. La mancanza del diodo potrebbe danneggiare la porta, a causa delle sovratensioni prodotte dalla bobina durante il suo transitorio. 13.7.5 Porte di trasmissione Le famiglie CMOS implementano una particolare configurazione chiamata porta di trasmissione (transmission gate), non presente nelle altre famiglie. Il simbolo logico illustrato in Fig. 13.22. I due MOS complementari sono collegati in parallelo e vengono comandati da due segnali di controllo complementari G e G . Con G = 0, e quindi G = 1, i due MOS risultano interdetti, per cui la porta non trasmette il dato di ingresso all'uscita. Viceversa se G = 1, e quindi

G = 0, uno dei due MOS conduce, comportandosi come una resistenza di basso valore ed il dato di
ingresso viene trasferito all'uscita.

272 Si noti che, a causa della simmetria della struttura dei MOS, ingresso e uscita possono essere scambiati; la porta per sua natura bidirezionale.

Fig. 13.22 Simbolo logico di una porta di trasmissione

II segnale dingresso, oltre che digitale, pu essere analogico; in questo caso la porta si comporta correttamente purch il segnale rimanga contenuto nella fascia compresa fra le tensioni di alimentazione VDD e VSS. Il dispositivo viene allora chiamato interruttore (o switch) analogico. Classici integrati contenenti porte di trasmissione sono i 4016 e 4066. La porta, controllata da un unico ingresso di controllo G, come mostrato in Fig. 13.23a, si comporta come un vero e proprio interruttore ed indicata con la denominazione di bilateral switch. Quando G alto linterruttore si chiude, quando G basso linterruttore aperto. Pi precisamente si tratta di un interruttore unipolare ad una via ed il suo schema equivalente riportato in Fig. 13.23b.

Fig. 13.23 a) Schema logico di un bilateral switch e b) suo schema equivalente

13.8

Norme dimpiego per il pilotaggio di componenti discreti

13.8.1 TTL

Vengono di seguito fornite alcune norme pratiche dimpiego, essenziali per un buon funzionamento delle porte TTL. Tali norme sono di uso generale, sebbene particolare enfasi venga posta ad alcuni accorgimenti necessari per pilotare carichi che non siano costituiti da porte logiche.

273 Com noto, gli integrati TTL vanno alimentati con tensione VCC = 5 V, con tolleranza sull'alimentazione del 5 o del 10% secondo il tipo di serie utilizzata. Per fornire la tensione dalimentazione adatto, ad esempio, il regolatore lineare 7805, in grado di erogare una tensione stabilizzata di 5 V con una corrente fino a 1,5 A. Le frequenze massime di lavoro per le varie famiglie TTL sono riportate in Tab. 13.3, insieme con quelle delle famiglie CMOS. Di esse si deve tenere conto quando alle porte viene richiesto di effettuare una serie di operazioni sincronizzata con un clock esterno, caso molto comune quando si lavora con circuiti digitali.

Tab. 13.3 Massima frequenza di lavoro per le serie TTL e CMOS

Gli ingressi inutilizzati non devono mai essere lasciati aperti, ossia privi di collegamento. In questo caso infatti il circuito, che si comporta come se l'ingresso aperto fosse a livello alto, potrebbe captare disturbi ed introdurre rumore. Gli ingressi non utilizzati vanno dunque collegati o ad un altro ingresso utilizzato della porta oppure ad un livello che non influenzi la risposta della porta. Tale livello sar quindi la massa per le porte OR e NOR e l'alimentazione VCC, attraverso una resistenza da 1 k, per le porte AND e NAND. La resistenza serve da protezione per limitare il valore della corrente, nel caso che l'ingresso sia sollecitato da un impulso superiore al massimo valore consentito. Nella serie LS con ingresso a diodi, gli ingressi non utilizzati possono essere collegati direttamente a VCC senza interposizione di resistenze. Se un ingresso deve essere commutato fra i due livelli logici mediante un pulsante o un interruttore, conviene adottare lo schema di Fig. 13.24. L'ingresso viene agganciato a VCC tramite una resistenza da 1 k e pertanto sente normalmente un livello alto. La chiusura del contatto porta viceversa l'ingresso al livello basso; in questo stato la resistenza provvede a limitare la corrente proveniente da VCC.

274

Fig. 13.24 Schema elettrico di commutazione mediante pulsante

Per l'interfacciamento di una porta con carichi che non siano circuiti logici, occorre tener presente i livelli delle correnti di uscita di source e di sink forniti dal costruttore. Ad esempio per accendere un LED il collegamento corretto quello di Fig. 13.25a; infatti l'uscita di una porta TTL STD, essendo in grado di assorbire una IOL(max) = 16 mA, accetta senza danni la corrente IF = 10 mA del LED. Non corretto, viceversa, lo schema di Fig. 13.25b, proprio perch la corrente di source della porta, essendo IOH(max) = 400 A (il segno meno indica convenzionalmente il verso uscente), assolutamente insufficiente per accendere il LED.()

Fig. 13.25 Pilotaggio di un LED con una porta TTL: a) schema corretto; b) schema errato

Per carichi ancora pi elevati (vale a dire per resistenze di carico pi piccole) si pu interporre fra uscita della porta e carico un BJT in funzione di buffer. In Fig. 13.26 sono illustrati due degli schemi pi usati con BJT.

In realt la porta TTL con uscita a livello alto in grado di erogare correnti anche superiori a 0,4 mA; in questo caso per non viene pi garantito il livello della tensione di uscita VOH(min) = 2,4 V.

( )

275 Nello schema di Fig. 13.26a la corrente di base, oltre che dall'uscita della porta, viene fornita da VCC tramite la resistenza di pull-up da 360 ; il valore della resistenza garantisce, quando l'uscita a livello basso, che la corrente entrante nella porta, pari a VCC / 360 ( 14 mA) non superi il valore IOL(max). (= 16 mA, per le porte STD). La resistenza da 1 k fra base del BJT e massa ha il compito di velocizzare la sua commutazione in OFF. Nello schema di Fig. 13.26b infine si fa uso di una porta open-collector e la corrente viene fornita non dall'uscita della porta bens da VCC tramite la resistenza da 360 . Se il carico collegato a tensioni superiori ai 5 V dell'alimentazione dell'integrato, occorre usare una porta opencollector adatta. Gli integrati 7406 e 7407 contengono 6 buffer-driver, invertenti il primo, non invertenti il secondo, in grado di pilotare carichi collegati anche a 30 V con correnti di sink fino a 40 m A.

a)

b)

Fig. 13.26 Schema di pilotaggio di un BJT con una porta TTL:

a) con uscita totem-pole; b) con uscita open collector In una scheda contenente circuiti integrati digitali, occorre prestare particolare cura ai collegamenti di alimentazione e di massa, onde ridurre per quanto possibile gli spike (o picchi) di tensione dovuti alle commutazioni. Conviene a tale scopo inserire, fra le piste di alimentazione e di massa, condensatori per radiofrequenza (di tipo ceramico, ad esempio da 100 nF) in ragione di 1 ogni 5 10 integrati. 13.8.2 CMOS Anche con gli integrati CMOS occorre naturalmente seguire norme di impiego ben precise. L'alimentazione non rigidamente vincolata come per le TTL, ma pu variare da 3 a 18 V per le serie 4000B e 74C, e da 2 a 6 V per le HC e AC. Nella serie 4000B i terminali di alimentazione sono indicati con VDD (terminale positivo) e con VSS (terminale negativo); nelle altre serie si usa la convenzione delle TTL, cio VCC e GND.

276 Gli ingressi non utilizzati non devono assolutamente essere lasciati scollegati. In questo caso infatti la porta verrebbe a lavorare nella sua zona di transizione e basterebbero disturbi minimi (ad esempio l'avvicinamento di una mano) per farla commutare in modo incontrollato. Le correnti disponibili in uscita per la serie 4000B sono piuttosto deboli. Con VDD = 5 V viene indicata dal costruttore una corrente minima Io = 0,44 mA. Pertanto per poter accendere un LED occorre interporre un BJT (o un MOS), secondo lo schema di Fig. 13.27, oppure usare il buffer invertente 4049 o quello non invertente 4050. Questi buffer sono in grado di assorbire una corrente di uscita piuttosto elevata.()

Fig. 13.27 Pilotaggio di un LED con una porta CMOS della serie 4000B

La famiglia HC in grado di fornire correnti circa 10 volte superiori rispetto alla serie 4000B ma sono sempre insufficienti ad accendere un LED. Con integrati della serie AC/ACT invece possibile accendere un LED utilizzando indifferentemente uno degli schemi di Fig. 13.25a e b. Sia la corrente di sink che la corrente di source (24 mA per le serie AC/ACT) sono infatti sufficienti a pilotare un LED. Un sistema piuttosto diffuso per aumentare la corrente di uscita delle porte CMOS quello di collegare in parallelo pi porte come illustrato in Fig. 13.28. Si ricorda che questo metodo assolutamente da evitare per le porte TTL (a causa del totem-pole in uscita).

Per tali buffer, ad esempio con VDD = 5 V, il valore tipico IOL = 5 mA (con VOL = 0,4 V). Questo valore per VDD = 10 V, sale a 12 mA (con VOL = 0,5 V). Infine con VDD =15 V la corrente veramente notevole: IOL = 40 mA (con VOL = 1,5 V).

()

277

a) b)

Fig. 13.28 Schemi per aumentare la corrente duscita delle porte CMOS:
a) con porte NAND; b) con porte NOT

13.9

Interfacciamento fra porte TTL e CMOS

In un sistema digitale pu succedere che le varie parti circuitali siano realizzate con integrati appartenenti a famiglie logiche diverse. La connessione fra gli elementi deve essere allora effettuata tenendo conto delle caratteristiche elettriche (oltre che funzionali) di ciascuno di essi. In altri termini assolutamente necessario interfacciare in maniera corretta gli integrati di famiglie diverse. Per far questo si deve tener conto dei valori limite delle tensioni e delle correnti, caratteristici di ogni famiglia. In Tab. 13.4 si sono raggruppati, per comodit, i parametri relativi alle famiglie pi comuni. Si tenga presente che i livelli di tensione per le serie CMOS sono riferiti ad una alimentazione di 5 V.

Tab. 13.4 Valori limite di tensione e di corrente per le serie pi usate

278 13.9.1 Interfacciamento TTL/CMOS Consideriamo il caso di alimentazione comune, VCC = VDD = 5 V. La ridottissima corrente di ingresso dei CMOS non crea certamente problemi di pilotaggio per le porte TTL. Nascono per problemi per i livelli di tensione, come si vede chiaramente in Fig. 13.29; infatti la tensione di uscita VOH delle porte TTL pu scendere fino a 2,4 V (2,7 per la TTL LS), mentre il livello limite per la tensione di ingresso dei CMOS VIH = 3,5 V.

Fig. 13.29 Livelli limite di tensione TTL/CMOS

pertanto necessario alzare il livello dell'uscita della porta TTL; il sistema pi comodo quello di collegare luscita dellintegrato TTL allalimentazione tramite una resistenza di pull-up di pochi k (dato che la corrente dingresso del CMOS praticamente nulla), come illustrato in Fig. 13.30. In questo modo, quando il totem-pole della TTL si pone a livello alto, la resistenza R porta l'uscita a circa 5 V. In genere R si sceglie di valore compreso tra 1 e 10 k; un valore maggiore rende pi lenta la risposta in quanto aumenta la costante di tempo associata al filtro passa-basso costituito da R e dalla capacit equivalente dingresso della porta CMOS.

Fig. 13.30 Interfacciamento TTL/CMOS con VCC = VDD = 5 V

279 Se si lavora con porte HCMOS, si pu interporre fra TTL e CMOS una porta HCT (ad esempio la porta non invertente HCT34), i cui livelli dingresso sono pienamente TTL compatibili, come mostrato in Fig. 13.31.

TTL

HCT

HC

Fig. 13.31 Interfacciamento TTL/HCMOS

Nel caso che la porta CMOS sia alimentata con tensione VDD > 5 V, non si pu effettuare il collegamento diretto con una porta TTL provvista duscita totem-pole. Occorre viceversa inserire come interfaccia una porta TTL con uscita open collector, in grado di sopportare tensioni di almeno 15 V. Assolvono egregiamente lo scopo i buffer 7407 e 7417, con la resistenza di pull-up R collegata a VDD, come indicato in Fig. 13.32.

Fig. 13.32 Interfacciamento TTL/CMOS con VDD > VCC

280 13.9.1 Interfacciamento CMOS/TTL Supponiamo che le porte abbiano la stessa alimentazione VDD = VCC = 5 V. Come si pu vedere in Fig. 13.33, non sussistono problemi di livelli di tensione, ma possono nascere problemi di pilotaggio in corrente.

Fig. 13.33 Livelli limite di tensione CMOS/TTL

Nella serie 4000B la corrente duscita piuttosto bassa; con una VOL = 0,4 V queste porte sono in grado di assorbire una IOL di soli 0,44 mA, ben inferiore alla IIL = l,6 mA che fuoriesce dall'ingresso di una TTL STD. In questo caso, illustrato in Fig. 13.34, necessario interporre i buffer 4049 o 4050 che sono in grado di assorbire una IOL minima di 4 mA (cio possono pilotare comodamente 2 UL STD).

Fig. 13.34 Interfacciamento CMOS/TTL STD con VCC = VDD = 5 V

Una porta CMOS 4000B invece in grado di pilotare direttamente un ingresso TTL LS (IIL = 0,4 mA), come indicato in Fig. 13.35.

281

Fig. 13.35 Collegamento diretto fra porte CMOS e TTL LS

Invece, nel caso di alimentazioni diverse (VDD > 5 V), occorre sempre interporre i buffer 4049 oppure 4050, come riportato in Fig. 13.36, in grado di ricevere in ingresso tensioni pi elevate della propria alimentazione.

Fig. 13.36 Interfacciamento CMOS/TTL con VDD > VCC

Con gli HCMOS le cose si semplificano poich queste porte, presentando correnti di source e di sink Io = 4 mA, possono pilotare direttamente sia la porta TTL STD che la porta TTL LS.