Interfacciamento di porte logiche

Supponiamo di avere l'esigenza di collegare ad un unico filo due porte logiche, non possiamo prendere due porte normali e collegarle come in figura perch: se entrambi le porte hanno uscite a stato logico alto (1) o stato logico basso (0) non ci sono problemi;

se invece dalla N N! esce per esempio 0 e dalla N"# esce 1 si ha che la N N! tende a
trascinare il tutto al livello logico 0 perch come se come se al posto delta N N! ci fosse la massa$ %l tutto sar& pi chiaro dopo lo studio del circuito integrato delle porte logiche$ 'ondizioni di innesco di un ()# interruttore *n ()# funziona come interruttore +uando ha , soli punti di funzionamento:

transistor saturo ("N) +uando il punto di funzionamento -("N) con %c alta e .ce bassa #ransistor interdetto ("//) +uando il punto di funzionamento -("//) con %c bassa e .ce alta

"ss$: il transistor pu0 essere in "N anche permanendo in in zona interdetta, basta che la retta di

carico si abbassi come in fig$ 1, basta cio che la 2c aumenti considerevolmente$

Porta NAND TTL Standard 1

La struttura funzionale la seguente:

Intanto vedremo se funziona esattamente secondo la tabella di verit, poi vedremo perch fatta proprio cos !

. 1 1 1 1

/ 1 1 1 1

0 1 1 1 1

Analisi Funzionale
"1 un transistor multiemettitore, tutto ci# che si trova a destra di "1 $! Il caso rappresentato in figura e%uivale agli ingressi 11 &entrambi a '(), %ui la (be polarizza inversamente la giunzione relativa perci# il transistor non si polarizza concludendo "1*+,, e (ce diventa molto alta perci# l-uscita vale 1 logico!

Se invece si verifica il caso in cui un o entrambi gli ingressi vanno a massa, &tutti gli altri casi 11, 11, 11) l-emettitore va a massima %uindi il transistor si polarizza "1*+3 e (ce diventa molto bassa perci# l-uscita vale 1 logico! !

"orniamo alla 3.34 ""L Standard, Se "1 +,, &(ce alta) sar "2 +3 perch la base alimentata tramite $1, poi "5 sar +3 perch la base alimentata dal partitore $2, (ce2, $5 perci# l-uscita sar 1 perch in parallelo con (ce5 &piccola) che va a massa! "6 potrebbe essere +3 perch la sua base alimentata dallo stesso partitore ma la tensione di polarizzazione (be6 non di soli 1,7 ( ma di 1,2( per la presenza del diodo perci# "6 +,,! Se "1 +3 &(ce bassa) sar "2 +,, perch la base collegata solo a massa tramite "1, poi "5 sar +,, perch la sua base collegata a massa tramite $1, anche "6 sar +,, perch il suo emettitore non a massa! "6 diventer +3 solo se l-uscita collegata! 8uesto un grande vantaggio perch in un integrato uso solo una porta, le altre non consumano .bbiamo %uindi verificato la tabella di verit!!

Analisi progettuale
8uando si fa un progetto di %ualsiasi genere necessario che lo stesso sia funzionale nelle peggiori condizioni di funzionamento!

8uando collegheremo la 3.34 a %ualsiasi periferico esso avr delle capacit parassite che determineranno delle = RC &con $ resistenza d-uscita della 3.34 e 9 capacit parassita del periferico) cio dei ritardi nella trasmissione delle informazioni e delle resistenze d-ingresso che assorbiranno potenza &cio corrente)! :iu si aumentano i periferici &collegati in parallelo) pi aumenter ; e caler la $ e%uivalente!

1! %uando 0*1 la condizione peggiore %uella che mi provoca un innalzamento della tensione sul carico e %uesto il caso di pochi periferici collegati &$i e%uivalente alta), per contrastare %uesta situazione sarebbe bene che la $u fosse molto alta!

Infatti guardando il grafico dell-andamento della tensione sul carico $i, se $i basso non ci sono problemi ad avere tensione bassa sulla stessa ma se $i alta la tensione ($i sar alta! 2! %uando 0*1 la condizione peggiore %uella che mi provoca un abbassamento della tensione sul carico e %uesto il caso di molti periferici collegati! :er contrastare %uesta situazione sarebbe bene che $u fosse molto piccolo!

9on la nostra porta logica si ottenuta la %uadratura del cerchio: avremo la curva 2 se 0*1 e la curva 1 se 0*1, infatti: se 0*1 la resistenza formata dal gruppo $6<"6<46 &*$u) che chiamato pull up bassa
essendo "6 +3= se 0*1 la resistenza formata dal gruppo $6<"6<46 &*$u) che chiamato pull up alta essendo "6 +,,= 9onsideriamo ora le commutazioni fra i livelli logici in uscita: 1! per far fronte ad una commutazione 1 1 e far %uindi fronte alla capacit di carico che il costruttore consiglia, dovr essere $c bassa cos potr# pilotare capacit di '1, 111, 1'1 p, ed avere tempi di commutazione abbastanza bassi! Infatti se 0*1 sar "5*+3 e "6*+,, nel passaggio a 0*1 "6 commuta e diventa $c bassa! 2! nella commutazione 1 1 non co sono problemi perch la resistenza di scarica del transistor comun%ue bassa &va direttamente a massa) (ediamo ora di collegare 2 porte logiche:

1! 2! 5!

se entrambi le uscite sono basse, cio se i 2 transistor di pull up entrambi +,, ci troviamo con due interruttori "5 e "5-chiusi verso massa %uindi l-uscita sar sicuramente bassa! se entrambi le uscite sono alte gli interruttori "5 e "5- sono aperti verso massa e l-uscita sar alimentata da entrambi i pull up= se "6*+,,, "5*+3 e "6-*+n, "5-*+,, il percorso a massa : $6-<"6-<46-<"5<massa, perci# la logica d-uscita non ben definita e pu# anche bruciare "5! :er eliminare %uesto problema si ricorso al metodo: Uscite treestate

9io si introdotto un enable &>): %uando >*1 il "6 che era +3 viene trascinato +,, dal diodo aggiunto cos da simulare un distacco completo della porta! .llora baster che la (u venga valutata in tempi diversi cos da leggere l-uscita dell-una e dell-altra porta in modo singolo!

. seguito di %uanto detto la ""L standard in grado di comunicare 1 logico con tensioni da ' 2,6 ( ecc? come da figura accanto:

Caratteristica di trasferimento

+ltre alla famiglia ""L standard ci sono diverse evoluzioni &riportate nel manuale da pag! 2@!62) che si avvicinano alla caratteristica ideale!

'

Lettura e scrittura in celle dinamiche (DRAM).

Immaginiamo una memoria di 1Abit:

12B righe C B colonne ed analizziamo una colonna! L-S!.! l-amplificatore di senso! "5 sempre +3 in fase di lettura e +,, in fase di scrittura! Lettura di memoria L-effettivo accesso del dato memorizzato su uno dei 12B condensatori di memoria al piedino della memoria pu# avvenire solo se "6 in +3, ma ci# avviene solo se stato selezionato dalla decodifica di colonna! (olendo inserire 1 ad es! nel condensatore 91 verr attivata la riga 1 dal decoder di riga ma solo il transistor che d accesso a 91 sar +3 anche se il dato sar presente su tutte le B colonne infatti solo la linea dati . &che passa da "6) sar attivata dal decoder di colonna! Il condensatore 91 piccolissimo e si scarica in pochi ms %uindi necessario un circuito chiamato 4ummD 9ell &cella fantoccio) che, %uando la memoria in attesa tiene le 2 linee dati . e / ad uno stato di polarizzazione intermedio fra 1 e 1 logico &circa 2,'()! 8uesto non d problemi ai condensatori di memoria perch tutti i transistor sono +,, &interruttori aperti) cio i condensatori sono isolati! 8uando arriva un indirizzo sulla decodifica della riga 1, in anticipo su %uella di colonna &"6 ancora +,,), 91 fornisce la poca energia che ha alla serie di interruttori aperti e poi al 4rain di "1 ed al Eate di "2 %uindi "2 sente F1G e %uesto toglie dall-incertezza in cui si trovava la linea dati . &era a 2,'() infatti "2 va in +3 perch aumentata la tensione sul Eate e "1 va in +,, in %uanto "2 un filo %uindi va a massa 4 di "2 e di conseguenza anche il Eate di "1! +ra sulla linea dati . c- 1 fornito da S!.! e %uindi intanto 91 si carica poi %uando si attiver la decodifica di colonna sar S!.! a fornire il dato sul 4ata /us! Se in 91 c-era 1( succedeva l-inverso! +ss!: attivando una riga si mette in funzione l-S!.! %uesto viene usato per il rinfresco delle memorie, cio si inserisce un contatore che fornisce solo indirizzi di riga! crittura in memoria .rriva l-indirizzo di riga, "5 +,, %uindi S!.! inattivo poi attiva l-indirizzo di colonna, si chiude "6 e l-informazione entra su 91!