INTRODUZIONE ALLA TECNOLOGIA DEI CIRCUITI INTEGRATI SU SILICIO

Guido Torelli

Gennaio 2006

Queste pagine costituiscono unintegrazione alle dispense di Tecnologie e materiali per lelettronica, di G. Torelli e S. Donati, a cura di M. Sozzi, rivolta agli allievi del corso di Tecnologie e Materiali per lElettronica del Corso di Laurea in Ingegneria Elettronica e delle Telecomunicazioni (Nuovo Ordinamento) della Facolt di Ingegneria dellUniversit degli Studi di Pavia.

Versione del mese di Dicembre 2003, riveduta nel mese di Dicembre 2004 e nel mese di Gennaio 2006 Guido Torelli, 2006

Parti della presente dispensa sono state riprodotte, con autorizzazione, dal volume Tecnologie dei circuiti integrati dedicati, di F. Maloberti e G. Torelli, Collana Informatica & Innovazione, Centro Volta e FrancoAngeli Editore.

1. Introduzione
1.1 Materiali semiconduttori
Si definiscono semiconduttori i materiali nei quali lintervallo proibito fra banda di valenza e banda di conduzione poco elevato (cio compreso, tipicamente, fra 0,5 eV e 2 eV). Esistono diversi materiali semiconduttori, sia elementari (cio costituti da un solo elemento chimico, a meno di aggiunte intenzionali di impurit droganti), come il silicio (Si) e il germanio (Ge), sia composti (cio costituiti da pi di un elemento chimico), come larseniuro di gallio (GaAs). Il materiale attualmente di gran lunga pi utilizzato per i componenti a semiconduttore (sia per i circuiti integrati, sia per i dispositivi discreti) il silicio. Il germanio usato industrialmente per componenti discreti particolari (tipicamente transistori e diodi di potenza). Pure larseniuro di gallio utilizzato per la fabbricazione di circuiti integrati (anche se in misura marginale rispetto al silicio); esso consente vantaggi soprattutto per quel che riguarda la velocit di risposta dei circuiti, conseguita grazie alla pi elevata mobilit dei portatori liberi di carica. Alcuni materiali semiconduttori composti (binari, ternari o quaternari) trovano impiego industriale per la fabbricazione di dispositivi optoelettronici. Il successo industriale del silicio come materiale per la fabbricazione dei componenti elettronici dovuto fondamentalmente a ragioni di costo: da un lato, infatti, il silicio lelemento solido pi comune nella crosta terrestre; dallaltro, soprattutto, il silicio si presta molto bene alla lavorazione in tecnologia planare e consente, quindi, i vantaggi legati alla produzione in grossi volumi. I componenti elettronici a semiconduttore (in particolare, quelli in silicio) sono realizzati su un pezzetto di materiale semiconduttore costituito da un unico cristallo (semiconduttore monocristallino; un materiale formato dallaggregato di micrograni cristallini viene invece definito policristallino). Il transistore al germanio fu inventato nel 1948 (J. Bardeen, W. H. Brattain, W. Shockley), segnando cos linizio dellera dellelettronica a stato solido. stata per 1 la tecnologia planare del silicio, introdotta alla fine degli Anni Cinquanta (J. Kilby , R. Noyce, indipendentemente tra loro) e affermatasi immediatamente negli anni Sessanta, a consentire lenorme evoluzione dellelettronica, basata sullo sviluppo di circuiti integrati sempre pi complessi, i quali a loro volta hanno dato un contributo determinante allenorme sviluppo di tutte le discipline legate allelettronica, prime tra tutte linformatica e le telecomunicazioni. Oggi un circuito integrato monolitico (dal greco = singolo e = pietra) pu contenere anche centinaia di milioni di componenti elementari in una piastrina o tessera (in inglese chip o die, plurale dice) di silicio di area nellordine di 1 cm2. opportuno notare che un circuito integrato monolitico contiene (cio integra) tanto i componenti passivi e attivi (transistori, diodi, resistori, condensatori e, nei pi recenti circuiti per applicazioni a radiofrequenza, anche induttori) necessari per realizzare le funzioni desiderate quanto le relative interconnessioni. Laggettivo monolitico viene usato per distinguere i circuiti integrati veri e propri dai circuiti ibridi a strato spesso e a strato sottile (trattati in unaltra parte del corso), nei quali soltanto le interconnessioni e i componenti passivi, o alcuni dei componenti passivi, vengono realizzati su un substrato di

A J. Kilby stato assegnato il Premio Nobel nel 2000.

supporto con tecnologia collettiva. Comunemente, peraltro, il termine circuito integrato senza ulteriori specificazioni si riferisce al circuito integrato monolitico. In questa dispensa vedremo pertanto i punti salienti della tecnologia planare del silicio, che si presta alla fabbricazione tanto dei circuiti integrati quanto dei componenti discreti, ed attualmente la tecnologia di gran lunga pi utilizzata per la produzione dei circuiti a semiconduttore ( forse superfluo sottolineare che la quasi totalit dei componenti attivi impiegati attualmente negli apparati elettronici costituita da componenti a stato solido, cio da componenti formati da materiale solido semiconduttore: soltanto in applicazioni particolari vengono impiegati componenti attivi a vuoto).

1.2 Caratteristiche del silicio

Il silicio fa parte del quarto gruppo della tavola periodica degli elementi, come il carbonio (che, peraltro, nella struttura cristallina di tipo diamante, un isolante), il germanio (che, come ricordato sopra, pure un semiconduttore), e lo stagno (che invece un conduttore). Esso ha numero atomico pari a 14, peso atomico pari a 28,09, raggio atomico pari a 1,18 (1 = 0,1 nm = 1010 m) e colore grigiometallico. Le sue propriet a 300 K sono le seguenti: peso specifico pari a 2,328; densit atomica pari a 51022 atomi/cm3 (la densit del biossido di silicio, SiO2, invece pari a 2,21022 molecole/cm3); permettivit relativa (r) pari a 11,7 (la permettivit relativa del biossido di silicio invece pari a 3,9); intervallo di energia proibito pari a 1,12 eV a 300 K; conducibilit termica pari a ~1,5 W/(Kcm); coefficiente di dilatazione termica pari a ~2,3106/K. Il punto di fusione pari a 1412 C. La resistivit elettrica , che per il silicio intrinseco piuttosto elevata (nellordine di 230 kcm a 300 K) in quanto la concentrazione dei portatori di carica 10 3 liberi assai modesta (concentrazione di elettroni liberi e di lacune: ~1,2510 cm ), varia fortemente con la concentrazione di drogante (curve di Irvin). Le concentrazioni di drogaggio industrialmente utilizzate vanno da circa 1014 atomi/cm3 a circa 1019 atomi/cm3 (a temperatura ambiente, questi valori di concentrazione di drogante corrispondono rispettivamente a circa 45 cm e 6103 cm per drogaggio di tipo n e a circa 150 cm e 9103 cm per drogaggio di tipo p). Il silicio cristallizza secondo la struttura del diamante, che di tipo cubico a facce centrate con compenetrazione delle celle elementari (lato della cella elementare: 5,63 ; distanza tra atomi primi vicini: 2,35 ). La struttura reticolare di un cristallo di silicio utilizzato in microelettronica deve essere assolutamente priva di difetti cristallografici, al fine di consentire il corretto funzionamento dei dispositivi elettronici. Per questo motivo, la lavorazione del silicio viene condotta in modo da minimizzare la presenza di ogni tipo di difetto reticolare (di punto, di linea, di superficie e di volume), a parte, naturalmente, la presenza delle impurit droganti desiderate (un parametro importante per le impurit droganti il raggio atomico, che deve essere il pi possibile vicino a quello del silicio; a questo proposito si definisce il fattore di misfit: si veda paragrafo 2.5). Ovviamente, la concentrazione di drogante deve essere controllata in modo estremamente rigoroso. Dato che, durante la lavorazione, la fetta di silicio sottoposta a trattamenti termici, occorre evitare che le escursioni termiche a cui essa sottoposta causino difetti reticolari: necessario pertanto minimizzare gli shock termici, per cui le variazioni termiche devono essere sufficientemente lente.

1.3 I circuiti integrati monolitici

I circuiti integrati, fin dalla loro invenzione (avvenuta, come detto, negli ultimi Anni Cinquanta), hanno completamente modificato la tecnologia, i prodotti, il modo di progettare, di realizzare e di manutenere un apparato elettronico. Con la tecnologia dei circuiti integrati, grosse parti di un sistema elettronico o, addirittura, un intero sistema elettronico possono essere realizzati su una singola piastrina di materiale semiconduttore. I vantaggi connessi all'utilizzo dei circuiti integrati riguardano aspetti sia economici, sia tecnici. Un singolo circuito integrato dedicato pu sostituire complessi sistemi logici e/o analogici realizzati con componenti discreti e/o con circuiti integrati standard pi semplici. Il raggruppare pi funzioni in un unico dispositivo riduce i tempi e i costi di produzione (in particolare di quelli legati all'assemblaggio dei componenti). Le prestazioni elettriche ottenibili da un circuito integrato dedicato (in particolare in termini di velocit) sono superiori a quelle che pu fornire un equivalente sistema realizzato con componenti standard montati su circuito stampato, in virt della riduzione degli elementi parassiti, nonch dellottimo matching ottenibile tra componenti realizzati in stretta vicinanza allinterno della stessa piastrina. Con l'impiego di un circuito integrato dedicato si consegue inoltre una riduzione di volume del sistema e, in genere, anche della potenza da questo dissipata (sempre in virt della riduzione degli elementi parassiti). Inoltre, dato che il numero di saldature drasticamente ridotto, si ottiene anche un aumento dell'affidabilit e della qualit del sistema complessivo. Infine, soprattutto se si impiegano circuiti integrati dedicati specificamente a unapplicazione (application specific integrated circuit, ASIC) si possono ottenere notevoli garanzie di protezione da duplicazioni. Una piastrina di silicio sulla quale ricavato un circuito integrato ha uno spessore tipico di qualche decimo di millimetro, ha forma rettangolare e dimensioni orizzontali che possono variare, a seconda della complessit del circuito, da pochissimi millimetri a pi di un centimetro per lato, e contiene un numero di componenti elementari che va da poche unit per i circuiti pi semplici a centinaia di milioni per i circuiti pi complessi. Come accennato in precedenza, il silicio per circuiti integrati in tecnologia planare viene lavorato in fette (wafer). Le fette di silicio impiegate attualmente hanno generalmente diametro di 5, 6 o 8 pollici (1 pollice = 2,54 cm); le pi usate sono oggigiorno quelle con diametro di 6 e 8 pollici (peraltro, in alcune linee di produzione, iniziato limpiego di fette con diametro di 12 pollici). La tendenza allaumento del diametro delle fette dovuta al fatto che fette con diametro maggiore contengono un numero pi elevato di circuiti integrati (una fetta da 8 pollici, ad esempio, contiene circa lottanta per cento di dispositivi di pari area in pi rispetto a una fetta da 6 pollici). Naturalmente, la lavorazione di fette di diametro maggiore richiede luso di attrezzature pi complesse e accurate, nonch maggiore attenzione in tutti i passi al fine di garantire una riuscita ottimale del processo di fabbricazione, per complessivamente il costo di produzione di un singolo circuito integrato risulta decisamente inferiore. Lo spessore delle fette generalmente nellordine di alcune centinaia di m (tipicamente tra 350 m e 1250 m); le fette di diametro superiore devono avere spessore maggiore per consentire adeguate caratteristiche di lavorabilit (in particolare, di robustezza meccanica). In produzione di volume, una fetta contiene numerose piastrine, uguali tra loro, ordinate in righe e colonne e divise tra loro da linee di separazione dette scribing lane o scribing line.

Le dimensioni minime delle figure che si ottengono in modo riproducibile allinterno dei circuiti integrati sono ormai nellordine del decimo di m. Tecnologie con risoluzione di 0,13 m e di 0,09 m sono in produzione in diverse Aziende manifatturiere, e transistori MOS con dimensioni inferiori a 0,05 m sono stati fabbricati con successo in laboratorio. La giacitura della fetta di silicio rispetto agli assi cristallografici viene identificata per mezzo di un appiattimento (flat) sul bordo (si veda paragrafo 2.2) o, pi modernamente, di una tacca (notch). La lavorazione in tecnologia planare viene condotta in lotti (batch) di fette. Alcuni passi di lavorazione vengono condotti contemporaneamente su tutte le fette di un lotto (o su molte di esse), mentre altri vengono condotti su singola fetta al fine di assicurare migliori caratteristiche di uniformit e accuratezza. La piastrina di silicio, giunta a fine lavorazione, viene in genere chiusa in un contenitore (package), il quale assicura le interconnessioni tra il circuito contenuto al suo interno e il mondo esterno attraverso i cosiddetti piedini (pin), e viene quindi sottoposta a collaudo, dopo di che essa pronta per la consegna all'utilizzatore. In alcuni casi, invece, la piastrina di silicio (dopo il collaudo) viene assemblata direttamente sul supporto finale di utilizzo, senza chiusura nel contenitore.

Fig. 1.1 Fotografia di una fetta a fine lavorazione.

2. La tecnologia planare del silicio

2.1 Introduzione
Un circuito integrato viene fabbricato su un substrato, costituito da una fetta di silicio monocristallino opportunamente drogato, con una sequenza di passi tecnologici elementari che, nel suo insieme, prende il nome di processo di fabbricazione delle fette (wafer fabrication process). Esiste una grande variet di processi di fabbricazione affermati industrialmente, ma tutti utilizzano la cosiddetta tecnologia planare. Questa tecnologia, come evidenziato 4

nel capitolo 1, stata alla base dell'impressionante evoluzione subita dall'elettronica nelle ultime quattro decadi, in quanto ha permesso lo sviluppo di circuiti integrati sempre pi complessi e di costo via via decrescente. Il livello di integrazione (cio il numero di componenti elementari contenuto in un singolo circuito integrato) continuamente cresciuto, in virt del continuo progredire delle tecnologie (in particolare delle tecniche fotolitografiche). Il progredire del livello di integrazione viene solitamente espresso tramite la legge di Moore, enunciata negli anni Sessanta2, secondo la quale il numero N dei componenti integrabili in una singola piastrina subisce nel tempo una crescita esponenziale: N(y + n) = N(y) (1+ k)n (2.1)

dove N(y) e N(y + n) indicano il numero di componenti integrabili in una piastrina rispettivamente nellanno y e nellanno y + n, e k indica lincremento annuo del livello di integrazione. La legge di Moore stata fino a oggi seguita abbastanza fedelmente, con un valore di k pari circa a 0,5 per le memorie (il che corrisponde a un raddoppio del livello di integrazione ogni 1820 mesi) e a un valore un po inferiore (0,35 fino ai primi anni Novanta) per i circuiti logici quali i microprocessori (Figura 2.1). La tendenza a una pi rapida evoluzione del livello di integrazione di questi ultimi negli anni pi recenti dovuta al fatto che in questo tipo di dispositivi vengono integrati banchi di memorie di notevole dimensione. In virt della continua evoluzione della densit di integrazione, si passati dalla small-scale integration (SSI, dove un circuito integrato conteneva meno di 100 componenti) alla medium-scale integration (MSI), alla large-scale integration (LSI), alla very-large-scale integration (VLSI), alla ultra-large-scale integration (ULSI, dove un circuito integrato contiene pi di 10 milioni di componenti).

2.2 Produzione delle fette di silicio

Il materiale di partenza per il processo di fabbricazione dei circuiti integrati costituito da fette di silicio monocristallino, con orientazione cristallografica <100> o <111> a seconda del processo,3 drogato con un contenuto di impurit di tipo p (tipicamente boro) o di tipo n (tipicamente fosforo) assai ben controllato. Lintervallo di drogaggio per le fette di silicio usate dallindustria microelettronica nellordine di un atomo di impurit ogni 51035108 atomi di silicio (nellambito di questo intervallo, il valore del drogaggio viene scelto in funzione delle esigenze specifiche). Per i valori tipici dello spessore e del diametro delle fette, si rimanda a quanto detto nel paragrafo 1.3.

Gordon E. Moore: Cramming more components onto integrated circuits, Electronics, vol. 38, no. 8, pp. 114-117, April 19, 1965. 3 Come verr evidenziato nei paragrafi 4.2.1.1 e 4.3.1, attualmente luso di fette con orientazione cristallografica <100> largamente dominante.

10

10

10

NUMERO DI COMPONENTI PER PIASTRINA

10 8

10

Memorie 10
6

10

Microprocessori

10

10

1970

1980 ANNO

1990

2000

Fig. 2.1 Evoluzione della densit di integrazione: numero di componenti integrati in una piastrina (asse verticale) in funzione dellanno (asse orizzontale). Per la produzione delle fette di silicio occorre innanzitutto disporre di silicio purissimo (detto di grado elettronico), il cui contenuto di elementi droganti inferiore a una parte per miliardo (questo consente di ottenere, in seguito, fette con drogaggio allinterno dellintervallo precedentemente indicato, mediante linserimento controllato delle impurit desiderate). Anche la presenza di altri contaminanti deve essere ridotta al minimo. Per la produzione di silicio a elevata purezza si parte ad esempio dalla quarzite, che una forma relativamente pura di silice (SiO2). Un esempio di processo per la produzione di silicio per uso elettronico prevede la seguente serie di passi. a) Reazione della silice con carbone, ottenuta in fornace ad alta temperatura, sino a ~1800 C, e formazione di silicio di grado metallurgico (purezza ~98%): SiO2 + C Si + CO2 e SiC + SiO2 Si + SiO + CO (2.3) (2.2)

b) Reazione del silicio metallurgico (polverizzato) con acido cloridrico a ~300 C (con catalizzatore) e formazione di triclorosilano (SiHCl3) in fase gassosa: Si + 3HCl SiHCl3 + H2 (2.4)

c) Purificazione del triclorosilano (che liquido a temperatura ambiente, dato che il suo punto di ebollizione 32 C) fino a meno di una parte di impurit drogante per miliardo, mediante distillazione frazionata.

d) Riduzione del triclorosilano purificato in atmosfera di idrogeno e produzione di silicio policristallino purissimo (silicio di grado elettronico): SiHCl3 + H2 Si + 3HCI (2.5)

Il silicio cos raffinato viene raccolto in barre, che costituiscono la carica per i forni in cui vengono ottenuti i lingotti di silicio monocristallino, di forma cilindrica e diametro opportuno. Le tecniche pi usate per questultima operazione sono due: la tecnica Czochralski (CZ) e la tecnica floating-zone (FZ). In entrambe le tecniche vengono usati forni speciali che favoriscono laccrescimento controllato di un seme di silicio monocristallino di partenza. Durante laccrescimento, che avviene in atmosfera inerte (in genere di argon o elio) o nel vuoto, viene introdotta nel cristallo la quantit richiesta dellimpurit drogante desiderata. Con la tecnica CZ, che di gran lunga la pi utilizzata per le fette impiegate dallindustria microelettronica, il cristallo viene accresciuto a partire da una massa fusa di silicio raffinato e opportunamente drogato. La massa fusa contenuta in un crogiuolo in genere di quarzo (silice fusa) sostenuto da un supporto (detto suscettore) di grafite purissima riscaldato per induzione a radiofrequenza o mediante resistenza elettrica. Il suscettore trasmette il calore al crogiuolo e, quindi, al silicio (che fonde a 1412 C) per conduzione termica. Con la tecnica FZ il monocristallo viene invece ottenuto per fusione localizzata della barra di silicio policristallino raffinato, a partire da unestremit che posta a diretto contatto col seme. Il drogaggio si ottiene drogando la barra di policristallo o la zona fusa iniziale, oppure inserendo il drogante nellatmosfera della camera in cui viene condotta loperazione. Il lingotto di silicio monocristallino viene privato delle sue parti terminali ed quindi portato esattamente al diametro voluto, in genere mediante utensili rotanti. Sulla superficie laterale del lingotto viene poi ricavato, per tutta la sua lunghezza, una sorta di appiattimento che dar luogo, sulle fette, al bordo piatto (flat) che, durante il processo di fabbricazione, permetter agevolmente il corretto posizionamento delle fette stesse rispetto alle direzioni degli assi cristallografici (in realt previsto anche un secondo flat, posizionato in modo da consentire anche lidentificazione del 4 tipo di drogaggio e di orientazione cristallografica della fetta ). Come precedentemente accennato, per le fette di diametro pi elevato, in alternativa ai flat attualmente viene spesso praticata una tacca (notch); a questo scopo viene praticata una scanalatura sul lingotto prima del taglio con cui vengono ricavate le fette. Dal lingotto vengono quindi ottenute, con una sega circolare o anulare a lama diamantata, fette dello spessore desiderato, che vengono poi lappate (cio, sostanzialmente, levigate) con polveri abrasive, arrotondate ai bordi e, infine, lucidate (ad esempio con soluzioni molto diluite di silice colloidale).

2.3 Operazioni di base in tecnologia planare

I singoli processi tecnologici elementari utilizzati per la fabbricazione delle fette in tecnologia planare si possono distinguere in due categorie. La prima categoria quella dei processi il cui scopo creare sulla superficie della fetta un nuovo strato di
4

A questo proposito esiste uno standard SEMI (Semiconductor Equipment and Materials International).

materiale, o alterare le caratteristiche dello strato superficiale gi esistente. La seconda categoria quella dei processi il cui scopo rendere selettiva (cio efficace, alla fine del processo di fabbricazione, solo in alcune regioni della superficie della fetta) l'azione dei processi della precedente categoria. Alla prima categoria appartengono i processi di ossidazione termica, diffusione termica, impiantazione ionica, deposizione di strati sottili e crescita epitassiale. Alla seconda appartengono i processi litografici (mascheratura e attacco). Esistono poi altre operazioni che vengono condotte durante la lavorazione delle fette al fine di migliorare le caratteristiche fisiche ed elettriche dei dispositivi e, quindi, le loro prestazioni; rientrano in questa categoria i processi di annealing e di gettering. Durante la lavorazione sono necessarie numerose operazioni di lavaggio e di risciacquo (la pulizia totale e lestrema purezza dei materiali sono aspetti di importanza vitale nellindustria microelettronica), operazioni di preparazione alle successive fasi, nonch numerosi controlli, tesi a verificare la correttezza delle operazioni eseguite precedentemente. Un processo di fabbricazione delle fette in tecnologia planare costituito da una successione di passi elementari appartenenti alle categorie sopra indicate, che vengono eseguiti in modo che, alla fine della lavorazione, al di sopra del substrato si trovino, sovrapposti tra loro, una serie di strati di materiali semiconduttori, isolanti e conduttori, ciascuno con configurazioni geometriche (pattern) predeterminate. L'insieme di questi strati d origine ai componenti attivi, ai componenti passivi e alle interconnessioni che, nel loro complesso, costituiscono i circuiti integrati. Il nome di tecnologia planare deriva dal fatto che, durante tutta la lavorazione di una fetta, la superficie di questa rimane sostanzialmente planare: lalterazione delle caratteristiche elettriche delle regioni superficiali e la crescita e la deposizione di strati di materiali sulla superficie della fetta interessano complessivamente spessori molto inferiori sia allo spessore della fetta, sia, a maggior ragione, alle dimensioni orizzontali di questa. Un vantaggio fondamentale, dal punto di vista industriale, dell'uso della tecnologia planare di integrazione consiste nel fatto che ciascuna operazione elementare del processo di fabbricazione viene eseguita contemporaneamente su tutta una fetta (anzi, molte operazioni vengono eseguite su lotti composti anche di numerose decine di fette). Nel tempo che sarebbe necessario per produrre un solo circuito integrato viene pertanto prodotto un elevato numero di circuiti (una fetta da 8 pollici, ad esempio, contiene circa 300 circuiti integrati di area di poco meno di 1 cm2; in tal caso, una lavorazione compiuta su 50 fette viene eseguita simultaneamente su circa 15.000 circuiti integrati). Ci consente una forte riduzione del costo di fabbricazione per unit di prodotto (in termini sia di attrezzature, sia di manodopera) e, quindi, rende economicamente vantaggiosi la produzione e lutilizzo dei circuiti integrati, anche se il costo delle attrezzature (e, pi in generale, di una linea di produzione) risulta estremamente elevato. Come accennato in precedenza, a fine lavorazione su una fetta vengono ottenuti numerose piastrine tra loro identiche, disposte ordinatamente in righe e colonne, che verranno separate tra loro e utilizzate individualmente. Vedremo ora brevemente gli aspetti fondamentali dei singoli processi tecnologici di cui pu essere costituito un processo di fabbricazione in tecnologia planare, iniziando da quelli appartenenti alla prima categoria.

2.4 Ossidazione termica

Lossidazione termica consiste nellaccrescere sulla superficie della fetta uno strato di biossido di silicio (SiO2), che d'ora in poi chiameremo pi semplicemente ossido di silicio. Loperazione viene condotta facendo reagire il silicio superficiale della fetta con un agente ossidante e apportando energia sotto forma termica (da cui il nome dato a questo processo). Lossido di silicio un ottimo dielettrico. Inoltre, la velocit di diffusione della maggior parte degli agenti contaminanti (inclusi quelli droganti) attraverso lossido molto ridotta (essa cio molto inferiore alla velocit di diffusione degli stessi agenti nel silicio). da osservare infine che loperazione di ossidazione termica permette di saturare i legami degli atomi di silicio presenti sulla superficie della fetta (questi atomi, contrariamente a quelli presenti allinterno della fetta, non possono saturare tutti i loro legami con gli atomi di silicio adiacenti): ci consente di ottenere uneccellente interfaccia tra silicio e ossido di silicio (naturalmente, se lossidazione viene condotta in modo adeguatamente accurato). In virt delle sue eccellenti caratteristiche, l'ossido di silicio accresciuto termicamente viene utilizzato nei circuiti integrati per le seguenti importantissime funzioni: come isolante tra il silicio e strati conduttivi sovrastanti, come dielettrico di gate per transistori MOS, come maschera per la diffusione selettiva di impurit droganti e come strato protettivo della superficie del monocristallo di silicio. La facilit di ossidazione del silicio e le ottime caratteristiche dellossido di silicio cos ottenuto sono state alla base dello sviluppo della tecnologia planare. Vale la pena osservare che (paragrafo 2.7.2) si pu ottenere ossido di silicio anche mediante deposizione: in questo caso, il silicio necessario alla formazione dellossido non quello della fetta. Lossido ottenuto per deposizione viene impiegato come isolante e come strato di protezione finale (passivazione) del circuito integrato. L'ossidazione termica (che spesso nel gergo viene definita, pi semplicemente, ossidazione) viene condotta in un reattore, che sostanzialmente un forno che permette il flusso dei gas reagenti (e, ove presenti, di quelli portanti) da un'estremit all'altra (Figura 2.2). Un reattore una camera in cui vengono condotte le reazioni (in questo caso chimiche) necessarie per la lavorazione in corso; i reattori per ossidazione sono sostanzialmente dei forni. Tanto nei reattori quanto nei forni utilizzati per il processo di fabbricazione delle fette necessario far fluire opportuni gas durante lesecuzione della lavorazione; limmissione e levacuazione di tali gas vanno opportunamente regolate sia per la buona riuscita della lavorazione, sia per la sicurezza degli operatori. Un reattore per ossidazione termica ha le pareti in quarzo purissimo, per ridurre al minimo le contaminazioni della fetta, e viene riscaldato ad alta temperatura mediante resistenze a serpentina. Industrialmente, l'operazione eseguita contemporaneamente su un lotto di fette, che vengono poste su apposite navicelle (pure queste in quarzo purissimo).
FETTE

IMMISSIONE GA S DI REA ZIONE

EV A CUA ZIONE GA S ESA USTI

NA V ICELLE

Fig. 2.2 Vista schematica di un reattore impiegato in tecnologia planare. Nello schema rappresentato, il carico e lo scarico delle fette vengono effettuati dal lato destro.

Come detto sopra, l'ossigeno necessario per la formazione dell'ossido fornito dall'atmosfera di reazione, mentre il silicio fornito dalla superficie della fetta, Questultima, pertanto, viene consumata nelle regioni ove si forma l'ossido, cos che l'interfaccia tra silicio e ossido si sposta verso l'interno del silicio. La densit molecolare dell'ossido inferiore rispetto alla densit atomica del silicio nel cristallo (si veda paragrafo 1.2): la superficie superiore dell'ossido pertanto non risulta complanare con la superficie originaria del silicio, ma si trova pi in alto rispetto a questa. Il gas ossidante che viene fatto fluire nel reattore pu essere ossigeno (ossidazione a secco, dry oxidation) o vapore acqueo (ossidazione a umido, o a vapore, steam oxidation). Le reazioni utilizzate per i due tipi di ossidazione sono le seguenti: Si + O2 SiO2 Si + 2H2O SiO2 + 2H2 (ossidazione dry) (ossidazione steam) (2.6) (2.7)

A parit di condizioni (in particolare, a parit di temperatura) la velocit di crescita dell'ossido molto pi elevata nel caso di ossidazione steam che in quello di ossidazione dry. Industrialmente, per ciascuna operazione di ossidazione necessaria durante un processo di fabbricazione delle fette viene scelto il tipo pi adatto a seconda delle esigenze. Lo spessore dello strato di ossido accresciuto in un determinato intervallo di tempo fortemente influenzato dalla temperatura, e aumenta allaumentare di questa (si veda paragrafo 2.4.1). Per ottenere un prefissato spessore dello strato di ossido con sufficiente precisione, quindi, la temperatura a cui viene condotta l'operazione viene controllata con estrema cura (tipicamente entro 0,5 C), in genere con sistemi controllati da microcomputer. A seconda dei casi, la temperatura di ossidazione generalmente compresa tra 700 e 1200 C, e lo spessore di ossido accresciuto varia tra poche centinaia di e 12 m. Ad esempio, valori nominali tipici di spessore di ossido di silicio ottenuto mediante ossidazione termica di unora a 1100 C (per silicio intrinseco con orientazione <111>) sono: 0,12 m per ossidazione dry e 0,69 m per ossidazione steam. Per la buona riuscita dellossidazione, le fette devono essere estremamente pulite, per cui vengono accuratamente lavate con opportune soluzioni. Per ottenere unadeguata pulizia dellambiente nelle zone di inserimento ed estrazione delle fette, il reattore viene spesso posto sotto una cappa aspirante a flusso laminare. 2.4.1 Legge di Arrhenius Lossidazione viene definite termica in quanto deve essere eseguita a temperatura sufficientemente elevata al fine di ottenere una velocit adeguata alle esigenze industriali. Come per moltissime altre reazioni di tipo fisico e chimico, infatti, la velocit dellossidazione dipende in modo sostanzialmente esponenziale dalla temperatura. Questa dipendenza pu essere approssimata mediante la legge di Arrhenius. Se C il coefficiente che indica la velocit a cui avviene un determinato fenomeno, la legge di Arrhenius la seguente5:
5

La dipendenza in realt pi complessa rispetto a quella espressa dalla relazione (2.8), e sono state proposte leggi che la descrivono in modo pi accurato. La legge di Arrhenius rappresenta comunque una relazione molto importante dal punto di vista concettuale, ed molto utilizzata in

10

C = C0exp[EA/(kT)]

(2.8)

dove k la costante di Boltzmann (1,3811023 J/K = 8,617105 eV/K), T la temperatura assoluta (misurata in gradi Kelvin), C0 un coefficiente indipendente (in prima approssimazione) dalla temperatura ed EA lenergia di attivazione del fenomeno preso in considerazione. Nel caso dellossidazione termica (come in quello della diffusione termica si veda paragrafo 2.5), la dipendenza di tipo esponenziale fondamentale. Da un lato, infatti, a livello industriale necessario che la velocit delloperazione (e, quindi, della reazione o delle reazioni coinvolte) sia sufficientemente elevata al fine di ottenere una produttivit adeguata. Dallaltro, indispensabile che, alla normale temperatura interna di lavoro del dispositivo (pari alla temperatura ambientale maggiorata del salto termico dovuto alla potenza termica generata durante il funzionamento del circuito), le caratteristiche fisiche dello stesso restino sostanzialmente inalterate: in particolare, quindi, a questa temperatura lossidazione termica dovr avere una velocit cos bassa da risultare totalmente trascurabile. possibile soddisfare ambedue queste esigenze soltanto se il coefficiente C relativo al fenomeno di interesse ha valori molto differenti (di ordini di grandezza) alla temperatura di esecuzione delloperazione stessa e alla temperatura interna del dispositivo durante il suo funzionamento. Dato che per motivi sia fisici (integrit dei materiali di cui composto il circuito integrato), sia industriali (costo, praticit, produttivit, etc.) le temperature durante la lavorazione non possono essere eccessivamente alte (si ricordi ad esempio che il silicio fonde a 1412 C), la dipendenza esponenziale espressa dalla legge di Arrhenius rende possibile conciliare le due esigenze contrapposte di cui sopra. opportuno sottolineare che la dipendenza espressa dalla legge di Arrhenius vale anche per altri tipi di fenomeni coinvolti nella lavorazione e nellutilizzo dei circuiti integrati oltre che, in generale, per numerosissimi fenomeni chimico-fisici. Vale inoltre la pena di evidenziare che, durante il funzionamento, la temperatura interna dei dispositivi elettronici non deve superare un valore ritenuto di sicurezza proprio perch, a temperature superiori a questa, si possono attivare fenomeni in grado di alterare la struttura fisica e, quindi, la funzionalit dei dispositivi stessi (per i dispositivi al silicio, ad esempio, un valore tipico da non superare 120125 C). Per dispositivi che devono operare raggiungendo temperature pi elevate sono previste opportune qualificazioni e selezioni e, spesso, lavorazioni e contenitori appositi. Si ricorda, infine, che sulla dipendenza espressa dalla legge di Arrhenius sono basate le prove di vita accelerate in temperatura per dispostivi e apparati.

2.5 Diffusione termica

La diffusione termica consiste nell'introduzione di una quantit controllata di impurit drogante della specie desiderata entro il reticolo cristallino della regione superficiale della fetta, e nella ridistribuzione di queste impurit verso linterno della fetta, al fine
quanto consente in modo assai semplice almeno una stima approssimata, che in molti casi pi che adeguata.

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di ottenere nella regione superficiale della fetta stessa una variazione di drogaggio (come nel caso dellossidazione, lappellativo termica deriva dal fatto che industrialmente loperazione viene eseguita a temperatura elevata). Le impurit impiegate per il drogaggio del silicio sono atomi trivalenti o pentavalenti. Loperazione di diffusione termica condotta in modo che le impurit droganti vadano a posizionarsi al posto di atomi di silicio nella struttura reticolare del cristallo (posizione sostituzionale). In tal modo, gli atomi droganti si legano chimicamente con gli atomi di silicio adiacenti e permettono la liberazione o di un elettrone di valenza (impurit pentavalenti, cio donatori: drogaggio di tipo n) o di una lacuna (atomi trivalenti, cio accettori: drogaggio di tipo p). Il raggio atomico delle impurit usate per il drogaggio deve essere il pi vicino possibile a quello del silicio, al fine di non perturbare eccessivamente la struttura reticolare del cristallo. A questo proposito viene introdotto il fattore di misfit (cio di disadattamento), che pari allo scarto percentuale tra il raggio atomico dellimpurit e quello del silicio. Industrialmente, si usano boro (B) per il drogaggio di tipo p e arsenico (As), fosforo (P) o antimonio (Sb), a seconda dei casi, per il drogaggio di tipo n. La diffusione delle impurit droganti nel silicio segue le leggi della diffusione. La prima legge di Fick della diffusione, nel caso monodimensionale, espressa come:
J = D N x

(2.9)

2 ove J indica il flusso di particelle di impurit (misurato in atomi/(cm s)), N la 3 concentrazione delle impurit (misurata in atomi/cm ) e D il coefficiente di diffusione, o diffusivit (ed misurato in cm2/s). Nel caso pi generale (cio nel caso non monodimensionale), la derivata N/x sostituita dal gradiente di N, e la legge diventa:

J = Dgrad(N)

(2.10)

Nel caso monodimensionale, mediante la prima legge di Fick (2.9) e la legge della continuit per il flusso delle particelle
J N = x t

(2.11)

si ottiene la seconda legge di Fick della diffusione:

N 2N =D t x 2

(2.12)

Per ricavare la relazione (2.12) si assunto per semplicit che la diffusivit D sia indipendente dalla posizione e, quindi, anche dal valore della concentrazione N, anche se questo in realt non vero. Nel caso generale, la legge della continuit la seguente:

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N = divJ t e la seconda legge di Fick espressa come

N = Ddiv(gradN) t

(2.13)

(2.14)

che, nel caso generale, esprime il fatto che il tasso di incremento nel tempo della concentrazione delle particelle uguale allopposto della divergenza del flusso delle particelle stesse (anche per ricavare la relazione (2.14) si assunto, per semplicit, che la diffusivit D sia indipendente dalla posizione). Per la realizzazione di un dispositivo elettronico, un'operazione di diffusione termica (che spesso nel gergo viene definita, pi semplicemente, diffusione) deve naturalmente essere selettiva, al fine di determinare una variazione di drogaggio solo nelle regioni ove ci desiderato (questo ovviamente rende non veritiera lipotesi di equazioni monodimensionali per descrivere la diffusione). Tale selettivit viene ottenuta mediante un'operazione di mascheratura eseguita prima della diffusione stessa, grazie alla quale l'introduzione delle impurit droganti viene effettuata solamente nelle zone in cui ci richiesto. Con la diffusione vengono formate le giunzioni p-n in prossimit della superficie della fetta, introducendo in questa impurit droganti di tipo opposto a quello delle impurit contenute nella regione superficiale che si desidera drogare. Naturalmente, per formare le giunzioni, la quantit di drogante introdotto dovr essere tale da sovracompensare, a fine operazione, la concentrazione di drogante originariamente presente nella regione da drogare, in modo che in tali regioni il tipo di drogaggio risulti opposto a quello originario. Si ricorda, a questo proposito, che, dal punto di vista dei portatori di carica liberi, la concentrazione equivalente di drogaggio Neff pari alla differenza tra la concentrazione delle impurit di tipo n e di quelle di tipo p: Neff = ND NA (2.15)

Giova puntualizzare che, a causa delle tolleranze intrinseche in ogni processo di fabbricazione industriale, il valore nominale della concentrazione desiderata Neff deve necessariamente essere molto superiore a quello della concentrazione originaria che deve essere sovracompensata. Secondo la tecnica tradizionale, la diffusione viene eseguita in forni del tutto analoghi ai reattori utilizzati per l'ossidazione termica, con un procedimento che consta di due successive fasi ad alta temperatura. - Nella prima fase (detta predeposizione) viene introdotta nella regione superficiale della fetta, con penetrazione minima, una quantit prefissata dellimpurit drogante prescelta. Lelemento drogante contenuto nellatmosfera del forno; si opera in modo che la concentrazione superficiale del drogante nella fetta raggiunga la solubilit solida (sorgente di drogante infinita). La sorgente di drogante, esterna alla fetta, pu essere solida, liquida o, pi comunemente, gassosa. In questultimo caso sono molto usati, come sorgente drogante, gli idruri dellelemento desiderato: fosfina (PH3) per il fosforo, arsina (AsH3) per larsenico, diborano (B2H6) per il boro (lidruro dellantimonio, SbH3, invece instabile, per cui generalmente non viene usato).

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- Nella seconda fase (detta drive-in) le impurit prima introdotte (e, quindi, gi presenti nella fetta) vengono diffuse verso linterno della fetta di silicio, pur restando in una regione assai prossima alla superficie, in modo che la concentrazione del drogante in questa regione superficiale venga ridistribuita e portata al valore desiderato (lambiente in cui si trova la fetta non fornisce a questa ulteriori impurit droganti). Entrambi i passi con cui viene condotta la diffusione seguono le leggi di Fick. Le condizioni iniziali e quelle al contorno sono per differenti nei due casi, per cui risulteranno differenti le soluzioni. Pi esattamente, le soluzioni ideali nel caso di diffusione monodimensionale sono le seguenti. - Predeposizione:
x N(x,t p ) = N0erfc 2 Dt p

(2.16)

dove x e tp rappresentano, rispettivamente, la profondit (distanza dalla superficie allinterno della fetta) e il tempo di predeposizione, N0 la solubilit solida del drogante nel silicio alla temperatura a cui viene eseguita la predeposizione, e erfc indica la funzione errore complementare. Questa funzione definita come
ercf(z) = 1 erf(z) = 1 2 e
0 z
2

(2.17)

ove erf la funzione errore. La quantit totale di drogante per unit di area inserita nella fetta risulta pari a:
0

Q0 (t p ) = N(x,t p )dx = N0 - Drive-in:

N(x,td ) =

2 Dt p

(2.18)

2 x exp 2 Dt d Dt d Q0

(2.19)

ove td indica il tempo di drive-in e Q0 la quantit di drogante per unit di superficie introdotta nella fetta nella fase di predeposizione, espressa dalla relazione (2.18). La grandezza 2 Dt viene definita lunghezza di diffusione. Questo parametro viene assunto come indicatore di quanto profonda la diffusione. Sostanzialmente, allaumentare del suo valore in fase di predeposizione aumenta la quantit di drogante inserita nella fetta, mentre allaumentare del suo valore in fase di drive-in aumenta la regione della fetta interessata alla ridistribuzione del drogante. In

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particolare, a parit di condizioni (in particolare, a parit di temperatura), antimonio e arsenico hanno valore di D pi basso rispetto a boro e fosforo.

In Figura 2.3 mostrato un tipico andamento del profilo di drogaggio (ossia dellandamento della concentrazione in funzione della distanza dalla superficie della fetta) ottenuto mediante un processo di drive-in per differenti durate dell'operazione (la temperatura supposta costante). Si pu osservare agevolmente la ridistribuzione del drogante inizialmente presente nella regione superficiale della fetta: allaumentare del tempo di drive-in, la concentrazione di drogante decresce alla superficie della fetta, mentre aumenta in profondit (allaumentare di td, infatti, aumenta la lunghezza di diffusione). Se la diffusione relativa a un elemento drogante (A) di polarit opposta a quella del drogante presente nel substrato (D), la distanza della giunzione (cio della coordinata alla quale si ha NA = ND) dalla superficie del semiconduttore, detta profondit di giunzione, aumenta allaumentare del tempo. opportuno sottolineare che, a causa dei motivi fisici grazie ai quali si verifica la diffusione termica (il parametro che guida la diffusione il gradiente della concentrazione), il picco del profilo di drogaggio ottenuto con questa tecnica si ha sempre in corrispondenza della superficie della fetta, cio della regione attraverso la quale si ha lintroduzione delle impurit nella fetta (in fase di predeposizione) o nella quale si ha inizialmente il massimo di concentrazione (in fase di drive-in). La diffusivit D mostra una dipendenza dalla temperatura che esprimibile in modo approssimato mediante la legge di Arrhenius. Per questo motivo, le operazioni di diffusione termica vengono eseguite a temperatura elevata (tipicamente tra 900 C e 1200 C) ed estremamente controllata, in modo da potere controllare esattamente il valore della lunghezza di diffusione e, quindi, dei profili di drogaggio ottenuto. Valori nominali della lunghezza di diffusione con diffusione termica di tre ore a 1100 C per il silicio intrinseco sono circa 0,83 m per il boro e per il fosforo, circa 0,37 m per larsenico e circa 0,33 m per lantimonio.

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Fig. 2.3 Esempio schematico di profilo di drogaggio ottenuto per diffusione termica da sorgente superficiale (drive-in) per tre tempi diversi (t1 < t2 < t3). ND rappresenta la concentrazione del drogante nel substrato. NA rappresenta la concentrazione del drogante che viene diffuso nel substrato. da tenere presente che se la fetta viene sottoposta a ulteriori trattamenti termici dopo un'operazione di diffusione, le impurit droganti precedentemente introdotte e diffuse continueranno a diffondere, per cui i profili di drogaggio verranno alterati. Naturalmente di questo fatto viene tenuto conto in sede di progettazione e ingegnerizzazione di un processo di fabbricazione delle fette, in modo che i profili di drogaggio presenti nella fetta alla fine della lavorazione risultino quelli desiderati. Alle normali temperature di funzionamento dei circuiti integrati, invece, la diffusione degli elementi droganti utilizzati cos lenta da poter essere trascurata ( ancora fondamentale, a questo proposito, la dipendenza esponenziale della diffusivit dalla temperatura, come espressa dalla legge di Arrhenius). opportuno sottolineare che, quando si vuole ottenere una diffusione selettiva, durante la fase di diffusione, in particolare durante quella di drive-in (e ovviamente anche durante eventuali trattamenti termici successivi), la diffusione delle impurit droganti avviene non solo verticalmente (cio verso l'interno della fetta di silicio), ma anche lateralmente, cio lungo la direzione parallela alla superficie della fetta e, quindi, al di sotto dello schermo impiegato per ottenere la selettivit. Alla fine del processo di fabbricazione, pertanto, la regione superficiale in cui si ottiene l'alterazione del drogaggio in realt deborda rispetto a quella in cui era avvenuta la predeposizione (fenomeno noto col nome di diffusione laterale: Figura 2.4).

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a)

G D S

n+

n+

p (substrato o w ell)

b)

Fig. 2.4 Diffusione laterale nel caso delle regioni di source e di drain di un transistore MOS (vista schematica; le dimensioni non sono in scala): a) topologia superficiale; b) sezione verticale (S = source; G = gate; D = drain).

2.6 Impiantazione ionica

L'impiantazione ionica consiste nel bombardare la superficie della fetta in lavorazione mediante le impurit droganti della specie desiderata (generalmente boro, arsenico, fosforo o antimonio, ma possono venire impiantati anche numerosi altri elementi). Questa operazione, analogamente alla predeposizione (paragrafo 2.5), viene utilizzata per introdurre nella regione superficiale della fetta di silicio una quantit controllata di impurit droganti. Limpiantazione viene condotta con macchine dette impiantatori ionici (ion implanters, Figura 2.5). Gli atomi da impiantare vengono dapprima ionizzati (tipicamente mediante scarica elettrica di un composto gassoso) ed estratti dalla camera di ionizzazione in modo da formare un fascio. Un magnete analizzatore (spettrometro di massa), il cui principio di funzionamento basato sullangolo di deflessione subito dalla traiettoria degli ioni immersi in un campo magnetico costante di direzione ortogonale alla loro traiettoria, consente di separare gli ioni desiderati da quelli spuri prodotti durante la scarica, eliminando questi ultimi. Il fascio viene quindi ben collimato e, mediante campi elettrici, viene accelerato a energie che possono andare da meno di 2 keV fino ad alcuni MeV, e viene infine inviato sulla superficie della fetta in lavorazione passando attraverso un sistema di scansione x-y che assicura adeguata uniformit di impiantazione su tutta la superficie della fetta. La profondit, allinterno della fetta, alla quale si ferma lo ione bombardato dipende ovviamente dallenergia alla quale esso stato accelerato.

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COLLIMAZIONE E ACCELERAZIONE MAGNETE ANALIZZATORE

SCANSIONE Y X

INTEGRATORE DI CARICA

+
FETTA

ELETTRODO ESTRATTORE

CAMERA DI IONIZZAZIONE

Fig. 2.5 Schema di principio di un impiantatore ionico. L'operazione di impiantazione ionica viene condotta in camere a vuoto (ad esempio, la pressione pu essere nellordine di 106 torr). Le fette sono connesse a una massa elettrica, necessaria per chiudere il circuito e ripristinare la neutralit elettrica della fetta stessa (si tenga presente che, una volta inseriti nella fetta, gli ioni devono riacquistare la neutralit), e a una massa termica, necessaria per evacuare il calore prodotto dalla cessione di energia degli ioni incidenti. Lintensit del fascio ionico viene regolata con ottima precisione entro un ampio intervallo (valori tipici: da qualche A a qualche mA). L' impiantazione pu essere condotta su tutta la superficie della fetta o pu essere selettiva. In questultimo caso, come maschera per garantire la selettivit possono essere utilizzati uno strato di dielettrico (ossido o nitruro di silicio) e, preferibilmente, lo stesso fotoresist di mascheratura, soprattutto in caso di impiantazione con ioni ad alta energia (per questo scopo possono anche essere impiegati strati metallici). Ovviamente, a causa del bombardamento, la regione superficiale del silicio semiconduttore subisce gravi danneggiamenti, che possono arrivare fino all'amorfizzazione di tale regione, per cui si rende necessaria una successiva operazione di recupero di tali danni. Questa consiste tipicamente in una ricottura (annealing) a temperatura moderata (che sostanzialmente d agli atomi di silicio superficiali una mobilit sufficiente a riportarli nelle posizioni corrette del reticolo) seguita da raffreddamento lento. L'operazione di annealing comunque necessaria anche per consentire l'attivazione elettrica delle impurit impiantate, che appunto in questa fase vanno a occupare le corrette posizioni sostituzionali nel reticolo cristallino, come richiesto per ottenere un corretto drogaggio del silicio. Parametri importanti delloperazione di impiantazione ionica sono i seguenti. - Tipo di ione impiantato. Viene selezionato mediante il magnete analizzatore. - Dose di impianto. la quantit di atomi droganti introdotta in una superficie di area unitaria della fetta. Viene regolata mediante lintensit del fascio di ioni dellimpiantatore e la durata temporale dellimpiantazione.

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- Energia di impianto. lenergia alla quale vengono accelerati gli ioni. Essa determina la profondit media a cui vengono impiantate le impurit droganti, e viene regolata per mezzo degli elettrodi acceleratori. Rispetto alla tecnica di diffusione termica, l'impiantazione ionica presenta alcuni vantaggi fondamentali, di seguito elencati. - unoperazione eseguita a bassa temperatura, con i benefici che questo comporta per la fetta di silicio. Ci, inoltre, permette notevole flessibilit nella scelta del materiale da usare come schermo per ottenere un drogaggio selettivo. La successiva fase di annealing deve ovviamente essere condotta in modo da non vanificare questo vantaggio. - Permette notevole flessibilit nella scelta del tipo di impurit con cui drogare il silicio. - Permette di ottenere profili di drogaggio con il massimo di concentrazione situato non necessariamente in superficie, ma anche a una distanza da questa regolabile mediante l'energia di impianto. - Assicura un pi vasto campo di variabilit della quantit di drogante per unit di superficie introdotta nella fetta di silicio (che in genere compresa tra 1010 e 1016 atomi/cm2), mediante opportuna regolazione della dose di impianto. - Permette un migliore controllo della quantit di drogante introdotto nella fetta di silicio. A tal fine, gli impiantatori ionici sono corredati di un integratore di carica, che misura la quantit degli ioni che incidono sulla fetta stessa. - Nel caso di impiantazione selettiva si soffre meno dellinconveniente della diffusione laterale delle impurit droganti, in virt del percorso sostanzialmente rettilineo degli ioni di impurit incidenti. In realt, per, a causa dellimpatto delle impurit impiantate contro gli ioni di silicio del reticolo cristallino, il drogaggio deborder comunque al di sotto dello schermo usato per ottenere la selettivit dellimpiantazione. I trattamenti termici successivi daranno un ulteriore contributo di drogaggio laterale. Lo svantaggio principale dellimpiantazione ionica risiede nellelevato costo dellattrezzatura. Inoltre, elevate dosi di impianto richiedono tempi di impiantazione piuttosto lunghi, il che incrementa i costi di esecuzione delloperazione. I vantaggi dellimpiantazione ionica (in particolare, la flessibilit, il pi facile controllo di processo e la minimizzazione del drogaggio laterale) sono comunque tali che questa tecnica utilizzata assai largamente nei moderni processi di fabbricazione dei circuiti integrati. da rilevare, infine, che in molti processi moderni l'impiantazione ionica viene utilizzata anche per eseguire la predeposizione del drogante, nel qual caso essa seguita da una fase di drive-in.

2.7 Deposizione di strati sottili

2.7.1 Generalit

Sulla superficie della fetta in lavorazione occorre spesso depositare un sottile strato di materiale, che pu essere isolante (normalmente ossido di silicio o nitruro di silicio) o conduttore (normalmente alluminio, rame, silicio policristallino fortemente drogato, metalli refrattari). Lo spessore dello strato deposto compreso in genere, a seconda dei casi, tra poche centinaia (o qualche caso decine) di e 12 m. Lo scopo della deposizione di questi strati formare le piste di interconnessione (ottenute ovviamente con materiale conduttivo) e isolarle tra loro mediante dielettrico (in questo andranno ovviamente praticati fori per permettere il collegamento elettrico

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tra piste o elementi conduttivi appartenenti a strati diversi). Anche lo strato finale di isolante di protezione della fetta (strato di passivazione) viene deposto con queste tecniche. In molti processi viene pure deposto un sottile strato di metallo (o di metalli) sul retro della fetta (si veda paragrafo 3.2.2.1), oppure sulle piazzole di interconnessione (pad si veda paragrafo 3.3) per facilitare (o permettere) le successive operazioni di chiusura delle piastrine nel contenitore e/o sul substrato di utilizzo. La selettivit dell'operazione, richiesta praticamente in tutti i casi (a eccezione del caso in cui si metallizza il retro della fetta) viene in genere ottenuta mediante una fase (successiva alla deposizione) di mascheratura e attacco selettivo dello strato deposto (si veda paragrafo 2.11)6. Caratteristiche molto importanti delle operazioni di deposizione di strati sottili in tecnologia planare sono le seguenti. - Uniformit dello strato deposto (allinterno della stessa fetta e tra diverse fette). Essa deve essere quanto pi possibile elevata. - Temperatura della fetta alla quale viene effettuata la deposizione. Ove possibile, meglio che la temperatura alla quale deve essere portata la fetta non sia eccessivamente elevata. - Capacit di copertura dei gradini (step coverage) ed effetto ombra. La presenza di una topografia non esattamente planare sulla superficie della fetta richiede buona capacit di copertura dei gradini (al fine di ottenere per lo strato deposto uno spessore effettivo uniforme su tutta la fetta) e la minimizzazione degli effetti ombra (la deposizione potrebbe non avvenire, o avvenire in modo non adeguato, su alcune regioni della superficie della fetta che risultano almeno parzialmente schermate a causa della non-planarit della superficie). - Produttivit. Come per le altre operazioni, il costo per fetta lavorata di importanza fondamentale a livello industriale. Esso dipende dal costo delle attrezzature impiegate e della mano dopera, e dal numero di fette lavorate nellunit di tempo (throughput). Le tecniche utilizzate industrialmente su larga scala per ottenere la deposizione di strati sottile possono essere divise in due categorie, cio la deposizione chimica da fase vapore e la deposizione fisica da fase vapore. Unulteriore tecnica di deposizione (la crescita epitassiale), tesa a fornire allo strato deposto caratteristiche peculiari, verr trattata separatamente nel paragrafo 2.8. Per alcuni metalli viene pure impiegata la tecnica di deposizione per placcatura chimica (electroless) o per placcatura elettrochimica.

2.7.2 Deposizione chimica da fase vapore (Chemical vapour deposition, CVD)

Nella deposizione chimica da fase vapore (indicata spesso con lacronimo CVD), il materiale da depositare sulla superficie della fetta viene ottenuto mediante reazione
6

Un flusso di processo alternativo, con cui la selettivit di uno strato deposto viene ottenuta con tecnica differente da quella qui indicata di deposizione su tutta la fetta seguita da mascheratura e 9 attacco selettivo, quello che fa uso del cosiddetto lift-off (si veda paragrafo 2.11.1, nota ). Un altro caso in cui la selettivit viene ottenuta con una tecnica differente quello della deposizione di rame con processo damasceno (si veda paragrafo 4.2.2.3).

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chimica tra opportune sostanze gassose immesse nell'atmosfera del reattore nel quale condotta l'operazione. Il reattore, come al solito, in genere ha le pareti in quarzo, e al suo interno le fette sono tenute a temperatura moderata o elevata (valori tipici sono compresi tra 300 C e 1000 C a seconda dei casi), per facilitare il verificarsi della reazione chimica in loro prossimit e favorire cos la deposizione del materiale desiderato su di esse. In alcuni casi, per evitare la deposizione del prodotto della reazione sulle pareti del reattore, queste ultime sono tenute a bassa temperatura (CVD in reattore a pareti fredde): le fette sono portate alla temperatura desiderata, ad esempio, mediante riscaldamento del supporto su cui esse appoggiano (per induzione utilizzando un suscettore in grafite, o, meglio, per riscaldamento a resistenza, etc.) o mediante riscaldamento diretto con lampade a raggi infrarossi situate allinterno del reattore (che riscaldano pure il suscettore); talvolta le pareti sono raffreddate, ad esempio, con acqua. In altri casi (tipicamente per deposizione LPCVD, si veda sotto) si usano invece reattori a pareti calde, riscaldati in genere con forni a pi zone; dato che, in questo caso, il prodotto della reazione si deposita anche sulle pareti del reattore, questultimo deve essere periodicamente pulito o sostituito. La deposizione pu essere condotta in reattori a pressione atmosferica (atmospheric-pressure CVD, APCVD, detta spesso semplicemente CVD: i gas reagenti sono introdotti nel reattore miscelati con un gas portante, ad esempio azoto o idrogeno, a pressione atmosferica) o, pi modernamente, in reattori con tenuta a vuoto, coi quali si lavora a bassa pressione (low-pressure CVD, LPCVD: i gas reagenti sono solitamente introdotti nel reattore miscelati con gas portante a bassa pressione). Unulteriore tecnica di deposizione CVD quella assistita da plasma (plasma enhanced CVD, PECVD, o plasma-assisted CVD, PACVD): durante l'operazione i reagenti vengono portati in stato di plasma mediante scarica elettrica a bagliore in reattori a bassissima pressione. In questo caso, la deposizione pu venire condotta a bassa temperatura (100400 C), il che consente di effettuarla senza alterare apprezzabilmente le strutture precedentemente realizzate sulla fetta. Per la deposizione di ossido di silicio con tecnica CVD (silicon glass, SG) possono essere impiegate differenti reazioni, come le seguenti. - Reazione tra silano (SiH4) e ossigeno, a temperatura inferiore a 500 C (APCVD o LPCVD): SiH4 + O2 SiO2 + 2H2 (2.20)

- Reazione tra diclorosilano (SiH2Cl2) e protossido di azoto (N2O), solitamente con tecnica LPCVD a circa 900 C: SiH2Cl2 + 2N2O SiO2 + 2N2 + 2HCl (2.21)

- Decomposizione del tetraetile ortosilicato, o tetraossisilano (TEOS, Si(OC2H5)4), in genere con tecnica LPCVD a 650750 C: Si(OC2H5)4 SiO2 + sottoprodotti (2.22)

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Al fine di variare le caratteristiche dell'ossido deposto, tipicamente per poterlo ammorbidire onde smussarne i gradini e renderne pi planare la superficie superiore e/o per diminuire la mobilit in esso di contaminanti, quali lo ione sodio (Na+), assai pericoloso per l'affidabilit dei componenti, spesso viene aggiunta nell'ossido una quantit controllata di impurit, ottenendo i cosiddetti ossidi drogati (gli elementi usati come impurit drogante sono per lo pi boro, fosforo e talvolta arsenico). A tale scopo viene immessa nel reattore, durante la deposizione, una modesta quantit di un composto gassoso dell'impurit (generalmente un idruro). Per smussare i gradini presenti sulla superficie dell'ossido drogato, dopo averlo deposto si ricorre in genere alla tecnica dell'oxide reflow, consistente in un trattamento termico a temperatura opportuna. Spesso vengono depositati uno strato di ossido non drogato e uno di ossido drogato sovrapposti. opportuno ribadire che la deposizione dell'ossido di silicio non va confusa con l'ossidazione termica; le due operazioni dnno origine a ossidi con caratteristiche differenti tra loro. Come accennato in precedenza, l'ossido deposto viene utilizzato come isolante tra strati conduttivi e come strato di passivazione finale della fetta. Il nitruro di silicio pu viene deposto utilizzando una delle seguenti tecniche di tipo CVD. - Reazione tra silano e ammoniaca (NH3), tipicamente con tecnica APCVD a temperatura compresa tra 700 C e 900 C: 3SiH4 + 4NH3 Si3N4 + 12H2 (2.23)

- Reazione tra diclorosilano e ammoniaca, tipicamente con tecnica LPCVD tra 600 C e 800 C: 3SiH2Cl2 + 4NH3 Si3N4 + 6HCl + 6H2 (2.24)

- Nitruro di silicio non stechiometrico, contenente unelevata percentuale di idrogeno, viene deposto utilizzando la tecnica CVD assistita da plasma, con reazioni del tipo 2SiH4 + N2 2SiNH + 3H2 o SiH4 + NH3 SiNH + 3H2 (2.26) (2.25)

Il nitruro di silicio viene tipicamente utilizzato come strato mascherante durante la lavorazione della fetta (si veda paragrafo 4.2.1.1 per il suo impiego al fine consentire lossidazione selettiva di campo in un processo di fabbricazione in tecnologia CMOS) e come strato di passivazione finale (da solo o insieme con strati di ossido di silicio deposto). Per deporre il silicio policristallino (spesso detto pi semplicemente polisilicio o poly), viene per lo pi utilizzata la pirolisi del silano, a temperatura di 600650 C, generalmente con tecnica LPCVD: SiH4 Si + 2H2 (2.27)

Il silano usato o puro o diluito (in percentuale del 2030%) in azoto (meno comunemente il silicio policristallino viene deposto a temperatura pi elevata

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9501000 C in atmosfera di idrogeno). Il silicio cos ottenuto si deposita in uno strato policristallino sulla superficie della fetta in lavorazione. Il silicio policristallino viene tipicamente usato per realizzare piste conduttive. Per portarne la resistivit (che nel silicio policristallino puro assai elevata) a valori sufficientemente bassi, esso viene drogato assai pesantemente, o direttamente durante la deposizione (immettendo l'elemento drogante nell'atmosfera del reattore, ad esempio sotto forma di idruro), o dopo la deposizione (per diffusione o, pi comunemente, per impiantazione ionica). Nei processi pi moderni, con tecnica CVD possono venire depositati anche metalli, in particolare metalli refrattari. A questo proposito importante la deposizione del tungsteno (molto impiegato per la realizzazione dei contatti), realizzata a partire da esafluororo (WF6) o per scissione: WF6 W + 3F2 o per reazione con idrogeno: WF6 + 3H2 W + 6HF (2.29) (2.28)

Con tecnica CVD possono venire depositati anche molidbeno, titanio e tantalio, nonch siliciuri di metallo refrattario, come quelli di tungsteno (WSi2), di titanio (TiSi2), di tantalio (TaSi2) e di molibdeno (MoSi2), e nitruro di titanio (TiN). Anche lalluminio (che il metallo tradizionalmente impiegato per le interconnessioni nei circuiti integrati) pu essere deposto mediante tecnica CVD, a partire da un suo composto metallo-organico. Questa tecnica di deposizione d per problemi, per cui attualmente per questo metallo di gran lunga preferita la tecnica di deposizione fisica da fase vapore (si veda paragrafo 2.7.3). Sono allo studio pure tecniche CVD per la deposizione del rame (metallo impiegato per le interconnessioni nei processi pi moderni); attualmente, per, industrialmente il rame viene deposto prevalentemente con tecnica elettrochimica. 2.7.3 Deposizione fisica da fase vapore (Physical vapour deposition, PVD) Le tecniche di deposizione fisica da fase vapore (indicate spesso con lacronimo PVD) sono basate sulla condensazione, sulla superficie della fetta, della sostanza da depositare, che stata portata nella fase di vapore nella camera (a vuoto) di deposizione con opportune tecniche. Esistono fondamentalmente due tecniche di deposizione fisica da fase vapore, cio l'evaporazione sotto vuoto e la polverizzazione catodica (sputtering). Esse differiscono tra loro soprattutto per il metodo con cui il materiale viene portato in stato di vapore; in entrambi i casi la deposizione sulla superficie della fetta in lavorazione viene ottenuta per adsorbimento degli atomi del materiale vaporizzato, che raggiungono la fetta con elevata energia cinetica. Perch gli atomi evaporati possano raggiungere la fetta con energia sufficiente, senza subire molte collisioni, e per evitare contaminazioni del vapore stesso (e ottenere quindi la purezza desiderata dello strato deposto), in entrambi i casi indispensabile che la deposizione avvenga in condizioni di vuoto. Queste sono peraltro diverse nelle due tecniche: la deposizione per evaporazione sotto vuoto avviene con vuoto pi spinto. Gli strati depositati con tecnica PVD possiedono propriet di ottima adesione al substrato e di buona stabilit chimico-fisica, hanno uno spessore uniforme e presentano una struttura ordinata.

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a) Evaporazione sotto vuoto Con questa tecnica, il materiale da depositare viene portato in fase di vapore mediante riscaldamento in una camera a vuoto. Nella camera di deposizione, gli atomi del materiale evaporato viaggiano nel vuoto fino a raggiungere la fetta, ove si depositano. Il calore necessario pu essere fornito con vari metodi. Il materiale da depositare pu essere posto in un crogiuolo di materiale inerte altofondente (come tungsteno), riscaldato per effetto Joule o per induzione (evaporazione a crogiuolo); in questo caso esiste il rischio di contaminazione a causa delle emissioni da parte del crogiuolo, che portato ad alta temperatura. Il materiale stesso pu essere posto in un crogiuolo ed evaporato direttamente mediante bombardamento con fascio elettronico (evaporazione a fascio elettronico: in questo caso il crogiuolo viene raffreddato ad acqua, in modo che resti a bassa temperatura e non contamini il materiale evaporato; un problema rappresentato dallemissione di elettroni secondari da parte del materiale bombardato: questi elettroni possono colpire la fetta di silicio in lavorazione e danneggiarla). Talvolta, anzich un fascio elettronico pu venire usato un fascio laser a impulsi (evaporazione a fascio laser). In alcuni casi, se il materiale da evaporare pu essere riscaldato senza fondere a una temperatura sufficientemente elevata da garantire unadeguata pressione di vapore nella camera di deposizione, si fa fluire corrente elettrica in un filamento del materiale stesso (evaporazione a filamento). Unaltra tecnica prevede levaporazione istantanea di un sottile filo del materiale da depositare, ottenuta ad esempio ponendo a contatto il filo stesso con una barra di ceramica a elevata temperatura (evaporazione flash). La deposizione deve essere condotta in condizioni di vuoto, per consentire al vapore del materiale di non contaminarsi e di raggiungere il pi possibile indisturbato la fetta. Il valore della pressione nella camera varia a seconda dei casi, e pu raggiungere valori anche nellordine di 109 torr (come nel caso dellevaporazione a fascio elettronico). Con la tecnica dellevaporazione sotto vuoto si possono depositare l'alluminio (puro o in lega con piccole percentuali di altri materiali, quali silicio e rame), e altri metalli, quali oro (tipicamente per metallizzare il retro delle fette), platino, nickel, cromo, palladio, titanio, molibdeno, tungsteno, etc. (anche se, ovviamente, tale tecnica non risulta molto indicata per i materiali refrattari). Si possono anche depositare leghe o composti, evaporando contemporaneamente pi materiali, che reagiscono prima di depositarsi (evaporazione reattiva) o si co-depositano sulla fetta (co-evaporazione). da osservare che per la corretta deposizione di una lega occorre un adeguato controllo della pressione parziale di vapore dei costituenti della lega stessa (in particolare, levaporazione da un crogiolo contenente la lega d luogo alla deposizione di uno strato di materiale con composizione diversa da quella della sorgente se le pressioni parziali di vapore dei costituenti alla temperatura di evaporazione sono tra loro diverse, come in genere: in tal caso, opportuno ricorrere alla co-evaporazione). b) Polverizzazione catodica (sputtering) Con la tecnica della polverizzazione catodica, o sputtering, un bersaglio solido (target) del materiale da depositare viene bombardato sotto vuoto mediante ioni di gas inerte (tipicamente ioni di argon, Ar+), che producono l'eiezione a freddo di atomi dalla superficie del bersaglio. Nella camera di deposizione il gas inerte, tenuto a 24

bassa pressione, viene portato allo stato di plasma (cio in stato di forte ionizzazione) mediante scarica elettrica a bagliore ottenuta applicando elevata tensione (compresa tra qualche centinaio e qualche migliaio di V) tra due elettrodi che fungono rispettivamente da anodo e da catodo. Lalimentazione della scarica pu essere in continua o a radiofrequenza. Sul catodo viene posto il target del materiale da depositare, che in tal modo viene bombardato dagli atomi ionizzati ed espelle grappoli di atomi. Questi vengono pertanto a trovarsi in stato di vapore e andranno a depositarsi sulle fette di silicio con adeguata energia, consentendo un'ottima adesione dello strato depositato al substrato (che, nel nostro caso, la fetta). La pressione nella camera di deposizione deve avere un valore tale da consentire la formazione del plasma (questo, infatti, non pu essere sostenuto n con pressione troppo bassa, n con pressione troppo alta), e risulta pertanto pi elevata rispetto al caso della deposizione per evaporazione sotto vuoto. Valori tipici di pressione nelle camere di sputtering sono nellordine di 102101 torr, anche se in alcuni casi si pu arrivare a 104 torr. La tecnica di sputtering offre maggior flessibilit operativa rispetto alla tecnica di evaporazione sotto vuoto e, per questo motivo, in genere preferita. Con la tecnica di sputtering si possono depositare sia metalli, sia dielettrici, sia composti, sia leghe. In particolare, la tecnica dello sputtering pu venire usata per depositare sia materiali altofondenti (refrattari), quali titanio, molibdeno, tantalio, tungsteno, sia materiali bassofondenti, quali rame e altri metalli. Questa anzi la tecnica di gran lunga pi impiegata industrialmente per la deposizione dellalluminio (in lega con basse percentuali di altri metalli, tipicamente silicio e rame). Si pu anche utilizzare lo sputtering reattivo, per ottenere e depositare composti, o il co-sputtering, per depositare leghe (ad esempio siliciuri di metallo refrattario, per i quali peraltro preferito lo sputtering da un bersaglio di lega stechiometrica). Lo sputtering pu venire usato anche per depositare composti dielettrici (ad esempio ossido di silicio e ossido di alluminio, Al2O3), nonch nitruro di titanio (TiN), carburo di silicio (SiC), etc. Nel caso di deposizione di materiali dielettrici, ovviamente, il plasma dovr essere formato mediante scarica elettrica a radiofrequenza. Confronto tra le tecniche CVD e PVD Per quanto riguarda le caratteristiche sopra menzionate relativamente alla deposizione di strati sottili, si pu osservare quanto segue. - Uniformit dello strato deposto. Questa attualmente adeguata sia per la tecnica CVD sia per le tecniche PVD. - Temperatura della fetta alla quale viene effettuata la deposizione. La temperatura a cui tenuta la fetta pi bassa nel caso delle tecniche PVD (nella tecnica CVD occorre infatti fornire lenergia necessaria per attivare le reazioni chimiche con sufficiente velocit in prossimit della fetta); tra le tecniche CVD, quella assistita da plasma consente di operare a temperature pi basse. - Capacit di copertura dei gradini ed effetto ombra. Questa caratteristica buona per la tecnica CVD (per le quali si riesce ad avere sostanzialmente una ricopertura conformale), mentre pi scarsa per le tecniche PVD (in queste ultime, infatti, gli atomi che passano in fase vapore percorrono traiettorie sostanzialmente rettilinee per arrivare alla fetta sulla quale si depositano). A questo riguardo, tra le tecniche PVD risulta migliore quella per sputtering, in quanto gli urti degli atomi con le particelle del plasma rendono meno rettilinee le traiettorie degli atomi tra il

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bersaglio e la fetta. Per migliorare questo aspetto, quando si impiega una tecnica PVD, spesso le fette vengono fatte oscillare o ruotare durante la deposizione. Un modesto riscaldamento della fetta pu contribuire a migliorare la copertura dei gradini. - Produttivit. Questa in genere pi elevata per la tecnica CVD (le attrezzature sono meno costose, e si pu pi agevolmente lavorare con lotti di fette).
2.7.4 Placcatura chimica e placcatura elettrochimica

Nei processi di fabbricazione dei circuiti integrati possono venire impiegate anche tecniche di deposizione di metalli per placcatura di tipo chimico (electroless) e di tipo elettrochimico. Per la descrizione di queste tecniche si rimanda alla trattazione dei processi di fabbricazione dei circuiti stampati, per i quali esse sono impiegate estensivamente (naturalmente, nel caso delle tecnologie per circuiti integrati sono richieste caratteristiche superiori di accuratezza e uniformit di spessore, purezza e pulizia). In linea generale, da osservare che i processi di deposizione di tipo CVD e PVD portano a strati con caratteristiche eccellenti, per cui nelle tecnologie tradizionali di fabbricazione dei circuiti integrati le interconnessioni vengono realizzate (quasi) esclusivamente con queste tecniche (nelle tecnologie tradizionali, peraltro, tecniche di placcatura vengono utilizzate per la deposizione di strati di metallo in alcuni casi specifici). Nelle tecnologie moderne, le tecniche di placcatura stanno trovando un certo spazio, e se ne prevede un utilizzo pi esteso per il futuro, ad esempio per processi a basso costo e bassa temperatura. Grande importanza sta acquisendo, in particolare, la deposizione per placcatura elettrochimica del rame come materiale per interconnessione nei processi di fabbricazione pi avanzati (si veda paragrafo 4.2.2.3).
2.7.5 Considerazioni conclusive sulla deposizione dei metalli

Lalluminio, che il metallo attualmente pi utilizzato per la realizzazione delle interconnessioni nei circuiti integrati, viene tipicamente deposto (in lega con piccolissime percentuali di silicio e di rame) con tecnica PVD (in genere per sputtering). Il rame, che sta emergendo come materiale per interconnessioni (soprattutto in virt della pi bassa resistivit e della migliore immunit allelettromigrazione ionica rispetto a quelle dellalluminio), viene tipicamente deposto per via elettrochimica, dopo che sopra il dielettrico presente sulla superficie della fetta stato deposto un sottile strato di un opportuno conduttore, detto seed layer. Il tungsteno, molto impiegato per la realizzazione dei contatti, depositato con tecnica CVD, con la quale possibile riempire fori anche molto sottili. Il silicio policristallino, usato per realizzare lelettrodo di gate dei transistori MOS e alcune interconnessioni, viene deposto con tecnica CVD (in genere LPCVD).

2.8 Crescita epitassiale

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La crescita epitassiale, o epitassia (dal greco , sopra, e , dispongo ordinatamente), consiste nel depositare sulla superficie di silicio della fetta (detta in genere substrato) uno strato di silicio avente la stessa struttura cristallografica della fetta stessa.7 Lo spessore dello strato ottenuto per epitassia va tipicamente da decimi di m a qualche decina di m, e il suo drogaggio pu essere dello stesso tipo di quello del substrato o di tipo opposto. Esistono diverse tecniche utilizzabili per la crescita epitassiale, quali la crescita da fase vapore, la crescita da fase liquida (eseguita a partire da una soluzione satura contenente il semiconduttore da accrescere o gli elementi che lo compongono), la crescita sotto vuoto (mediante sputtering, evaporazione, fascio molecolare), la ricristallizzazione di uno strato di semiconduttore policristallino preventivamente depositato sulla superficie della fetta e poi fuso mediante fascio laser. La tecnica pi affermata industrialmente nella lavorazione del silicio la epitassia da fase vapore (vapour phase epitaxy, VPE), per cui in questa sede ci limiteremo alla sua descrizione. Lepitassia da fase vapore assimilabile alla tecnica CVD vista nel paragrafo 2.7.2, e si discosta da essa per il fatto che lo strato deposto risulta essere monocristallino (oltre che per lo spessore dello strato deposto, che in questo caso pu essere anche molto superiore). La crescita viene eseguita ad alta temperatura (10001250 C) in un reattore con pareti di quarzo nel quale vengono immessi i gas opportuni (reagenti e portanti). Le fette devono essere tenute a temperatura elevata per consentire agli atomi di silicio che si depositano di avere una mobilit sufficiente perch possano disporsi ordinatamente nelle locazioni corrette per fare proseguire il reticolo cristallino della fetta sottostante. Il riscaldamento viene tipicamente eseguito per induzione a radiofrequenza del supporto su cui poggiano le fette (il supporto, detto suscettore, in grafite ricoperta, ad esempio, da carburo di silicio, SiC, o da nitruro di silicio, Si3N4, per evitare emissioni di contaminanti e ottenere maggiore rigidezza) o per irraggiamento delle fette mediante lampade a raggi infrarossi a elevata potenza. In tal modo, le fette vengono scaldate come desiderato, mentre le pareti del reattore vengono tenute fredde. Il riscaldamento mediante raggi infrarossi garantisce una temperatura pi uniforme della fetta (i raggi riescono a raggiungere anche il suscettore che, cos riscaldato, trasmette calore alla fetta dal retro). Per ottenere il silicio necessario per la crescita possono essere impiegati silano, diclorosilano, triclorosilano, o tetracloruro di silicio (SiCl4). Questultimo quello industrialmente pi usato, e forma silicio reagendo con idrogeno: SiCl4 + 2H2 Si + 4HCl (2.30)

La velocit di crescita dello strato deve essere ben controllata (pochi m/min), in modo da lasciare agli atomi che si depositano il tempo per disporsi ordinatamente secondo la struttura reticolare desiderata e da fare quindi crescere lo strato in forma monocristallina. A tale scopo vengono opportunamente regolate le concentrazioni dei gas nel reattore. La crescita epitassiale pu venire condotta sia a lotti sia a singola fetta (attualmente, questultima modalit in genere preferita al fine di assicurare una migliore uniformit di crescita).
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possibile pure accrescere uno strato monocristallino di una sostanza al di sopra di uno strato di materiale differente (eteroepitassia; si pu ad esempio anche accrescere uno strato di silicio monocristallino al di sopra di un substrato isolante). In queste pagine ci limitiamo a vedere laccrescimento di uno strato di silicio al di sopra di un substrato di silicio (omoepitassia).

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Il drogaggio dello strato epitassiale viene effettuato durante la crescita, aggiungendo nell'atmosfera del reattore unopportuna quantit dell'elemento drogante (al solito, per lo pi, boro, fosforo o arsenico) in stato gassoso (in genere sotto forma di idruro). I vantaggi principali della crescita epitassiale rispetto alle tecniche di drogaggio per sovra-compensazione (diffusione termica e impiantazione ionica) sono i seguenti. - Lo strato accresciuto presenta un drogaggio (idealmente) uniforme lungo tutto lo spessore. - Il passaggio dal drogaggio del substrato a quello dello strato accresciuto avviene bruscamente; nel caso in cui si abbia uno strato accresciuto con drogaggio di polarit opposta rispetto a quella del substrato, ci consente la realizzazione di giunzioni p-n brusche. - La polarit e la concentrazione di drogante nello strato accresciuto possono essere scelte indipendentemente da quelle del substrato (rispetto a quello del substrato, il drogaggio pu essere della stessa polarit o di polarit opposta, e pu essere pi elevato o meno elevato). Come gi sottolineato, nel caso di drogaggio ottenuto per sovra-compensazione (come accade quando si utilizzano la diffusione termina o limpiantazione ionica), per motivi di tolleranza di produzione industriale, la concentrazione di drogante ottenuta deve invece essere necessariamente (molto) superiore rispetto a quella originaria. - La concentrazione delle impurit droganti nel silicio risulta uguale alla concentrazione effettiva di drogante, che pari alla differenza tra la concentrazione degli accettori e quella dei donatori (nel caso di drogaggio ottenuto per sovracompensazione, invece, la concentrazione delle impurit droganti nel silicio risulta pari alla somma della concentrazione degli accettori e di quella dei donatori). A parit di drogaggio effettivo, ci porta a una migliore struttura del reticolo cristallografico del silicio e quindi, in particolare, a una pi elevata mobilit dei portatori di carica. La crescita epitassiale, peraltro, un passo di processo delicato e risulta piuttosto costoso. Problemi tipici di questo passo di processo sono i seguenti. - Autodoping. Il substrato e il suscettore rilasciano impurit nellatmosfera del reattore: queste impurit si aggiungono a quelle aggiunte intenzionalmente, e alterano il drogaggio dello strato in crescita. - Outdiffusion. Le impurit presenti nel substrato diffondono da questultimo entro lo strato in crescita, alterandone il drogaggio. da osservare che, a causa sia dellautodoping, sia della outdiffusion, la transizione del drogaggio dal substrato allo strato epitassiale risulta meno brusca rispetto al caso ideale. Inoltre, la posizione della giunzione p-n pu risultare spostata rispetto a quella prevista idealmente. - Eventuali difetti cristallografici presenti nel substrato si possono propagare nello strato in crescita. - Se il substrato contiene al proprio interno figure geometriche che ne alterano la planarit (tipico il caso degli strati sepolti nelle tecnologie dei circuiti integrati bipolari si veda paragrafo 4.3.1.1), la crescita epitassiale determina uno spostamento delle figure nello strato in crescita, che non facile da prevedere con precisione.

2.9 Gettering

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Operazioni note col nome di gettering vengono condotte allo scopo di migliorare la qualit della fetta di silicio. Pi specificamente, lo scopo ridurre la concentrazione di impurit indesiderate (principalmente, ma non esclusivamente, quelle di metalli pesanti quali rame, oro, ferro, nickel) nella regione superficiale della fetta di silicio, che quella elettricamente attiva. In questo modo viene formata in superficie una zona (denuded zone, che ha spessore tipico di 1020 m) pressoch immune dalle impurit di cui sopra e dai danni che esse causano (i metalli pesanti riducono il tempo di vita medio e la mobilit dei portatori nel silicio). Per raggiungere tale scopo, tipicamente le impurit indesiderate vengono fatte precipitare in zone della fetta elettricamente non attive, o vengono fatte uscire dalla fetta stessa verso l'ambiente circostante, o vengono fatte combinare con altri elementi per formare composti non dannosi. Tecniche molto comuni di gettering prevedono il danneggiamento del retro della fetta: questo danneggiamento provoca nella struttura cristallina difetti che fungono da trappole per le impurit indesiderate (la migrazione delle impurit verso queste trappole viene favorita mediante un opportuno trattamento termico). Il danneggiamento viene spesso ottenuto per mezzo di abrasione o di impiantazione ionica di argon. In altri casi, per danneggiare il retro della fetta vengono sfruttate le tensioni meccaniche indotte dalla deposizione, sul retro stesso, di nitruro di silicio o di silicio policristallino a bassa temperatura. Queste tecniche di backside gettering sono di tipo estrinseco, in quanto non sfruttano elementi gi contenuti nella fetta di silicio. Unaltra tecnica di gettering prevede la combinazione dellossigeno presente allinterno delle fette (soprattutto se ottenute con tecnica Czochralski) con le impurit indesiderate, al fine di formare precipitati e/o cluster di SiO2 che agiscono come trappole per le impurit stesse (gettering intrinseco, perch sfrutta elementi gi presenti nella fetta). In questo caso, previsto un trattamento termico iniziale al fine di allontanare lossigeno dalla regione superficiale.

2.10 Annealing
L'annealing (ricottura) un trattamento termico che consiste nel tenere la fetta a una temperatura moderatamente elevata per un certo tempo e nel raffreddarla poi lentamente. Operazioni di annealing vengono condotte per diversi scopi. Un primo scopo la diminuzione degli stati superficiali presenti all'interfaccia tra silicio e ossido di silicio al termine di un'operazione di ossidazione termica. In questo caso, l'annealing condotto a temperature che possono anche raggiungere 1000 C in atmosfera inerte (o riducente), e sostanzialmente serve per completare l'ossidazione della superficie del silicio, diminuendo cos fortemente i legami non saturati degli atomi di silicio superficiali. Un secondo scopo, gi accennato in precedenza, riparare i danni subiti dal reticolo durante alcune fasi di lavorazione della fetta (tipicamente durante un'operazione di impiantazione ionica o una deposizione per evaporazione sotto vuoto con riscaldamento mediante fascio elettronico). Per questa applicazione, l'annealing viene condotto a temperature di 6001000 C: a queste temperature gli atomi della fetta acquistano mobilit sufficiente per andare a sistemarsi nelle posizioni corrette del reticolo cristallino. Come gi sottolineato, nel caso dellimpiantazione ionica lannealing serve pure per attivare la dose impiantata. Questa operazione pu assumere i caratteri di vera e propria epitassia da stato solido (lo strato superficiale sostanzialmente amorfizzato dallimpiantazione viene convertito in strato 29

monocristallino con trattamento termico, che pu essere di soli 600 C). Spesso loperazione di annealing che segue limpiantazione ionica condotta mediante lutilizzo di impulsi di luce di alta intensit e breve durata (rapid thermal annealing, RTA): in tal modo possibile ottenere gli effetti desiderati senza alterare eccessivamente i profili di drogaggio preesistenti nella fetta. Come accennato nel paragrafo 2.7.2, operazioni di annealing possono essere condotte anche dopo la deposizione di ossido, al fine di smussarne i gradini (oxide reflow), per facilitare la copertura dei gradini nella successiva fase di deposizione di strati sottili.

2.11 Litografia
2.11.1 Il processo litografico

Un circuito integrato ottenuto sovrapponendo, al di sopra della superficie di silicio, diversi strati di materiale (di semiconduttore, di conduttore e di isolante) e riproducendo, su ogni singolo strato, figure geometriche di forma, dimensioni e posizioni relative bene specificate. La tecnica che consente di ottenere la selettivit degli effetti dei processi di deposizione (o accrescimento) dei singoli strati o della variazione delle loro caratteristiche (cio dei processi tecnologici appartenenti alla prima categoria indicata nel paragrafo 2.3), e che quindi permette di ottenere sugli strati in lavorazione linsieme delle figure geometriche (pattern) desiderate, viene detta litografia. Le tecniche litografiche usate nella fabbricazione dei circuiti integrati sono sostanzialmente sviluppi estremamente sofisticati, condotti soprattutto negli ultimi 40 anni, delle tecniche litografiche tradizionali, usate a partire dalla fine del diciottesimo secolo (il nome deriva da = pietra e = scrivo: riproduzione di immagini a partire da una lastra di pietra). Generalmente, un processo litografico completo si realizza in due fasi: mascheratura della fetta e susseguente attacco selettivo.8 Mediante la mascheratura il pattern desiderato (che presente sulla cosiddetta maschera si veda paragrafo 2.11.2) viene riprodotto su uno strato di materiale sensibile a determinate radiazioni elettromagnetiche (cio a radiazioni elettromagnetiche con determinata lunghezza donda), detto resist (si veda ancora paragrafo 2.11.2), steso sulla fetta. Loperazione di mascheratura assai simile alla stampa fotografica in bianco e nero: esposizione selettiva della fetta ricoperta da resist a unopportuna radiazione elettromagnetica (la selettivit dellesposizione viene ottenuta tramite la maschera, che gioca un ruolo analogo a quello del negativo nella stampa fotografica) e successivo sviluppo con unadeguata soluzione, mediante il quale viene rimossa, a seconda del tipo di resist impiegato (si veda paragrafo 2.11.2.2), solo la parte del resist che era stata esposta o solo quella che non era stata esposta. Tramite il successivo attacco selettivo viene asportato il materiale dello strato superficiale della fetta nelle aree non protette da resist, dopo di che questultimo (che ha ormai assolto alla sua funzione) viene eliminato. In questo modo le figure presenti sulla maschera vengono trasferite sullo strato superficiale della fetta in lavorazione, come desiderato. Unaltra operazione che pu essere resa selettiva da una precedente operazione di mascheratura limpiantazione ionica, il cui effetto viene schermato nelle regioni ove presente il resist (si veda paragrafo 2.6).
8

da notare che molti Autori riservano il termine litografia al solo processo di mascheratura, col quale il pattern desiderato viene trasferito sul resist di copertura.

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In Figura 2.6 mostrato, a titolo esemplificativo, un semplice esempio di operazione litografica del tipo sopra indicato, riferito allo strato di metallizzazione. Scopo dell'operazione mostrata ottenere su tale strato la forma geometrica che si vede in Figura 2.6-f. a) Sulla superficie della fetta viene depositato uniformemente lo strato di metallo. b) Sopra lo strato di metallo viene deposto uno strato di resist positivo (di un resist, cio, che diventa solubile in unopportuna soluzione di sviluppo solo nelle regioni in cui viene esposto alla radiazione elettromagnetica, mentre rimane insolubile in tale soluzione nelle altre regioni: si veda paragrafo 2.11.2.2). c) La fetta viene esposta selettivamente alla radiazione elettromagnetica a cui il resist sensibile, utilizzando la maschera opportuna, costituita da un supporto trasparente alla radiazione impiegata sul quale riportata, in materiale opaco alla radiazione stessa, la figura geometrica desiderata (la maschera pertanto trasparente su tutta la sua superficie all'infuori di una regione di forma e posizione corrispondenti a quelle richieste). d) Il resist viene sviluppato e lavato: cos la parte di resist impressionata viene rimossa. e) Il metallo non protetto dal resist viene attaccato con l'opportuno agente. f) Viene quindi asportato anche il resist di protezione, e l'aspetto della fetta diviene esattamente quello desiderato.

METALLO OSSIDO SUBSTRATO

a)

d)

RESIST

b)

e)

RADIAZIONE UV

f)
MASCHERA

c)

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Fig. 2.6 Esempio di unoperazione litografica completa: a) deposizione dello strato di metallizzazione; b) deposizione del resist; c) esposizione selettiva del resist; d) sviluppo e lavaggio del resist; e) attacco del metallo; f) rimozione del resist. Nei prossimi paragrafi vedremo singolarmente loperazione di mascheratura e quella di attacco selettivo.9
9

Una tecnica alternativa a quella (di tipo sottrattivo) descritta per ottenere le figure desiderate sullo strato superficiale di una fetta di silicio quella nota col nome di lift-off. La tecnica di lift-off comprende i seguenti passi fondamentali, descritti ancora con riferimento a uno strato di metallizzazione [si veda Figura 2.7, dove sono mostrati, schematicamente, il flusso operativo di un processo basato su attacco selettivo (sinistra) e quello di un processo basato su lift-off (destra)]: - deposizione del resist sulla superficie della fetta, al di sopra del dielettrico che funger da strato isolante sotto la metallizzazione (questultima non ancora presente sulla fetta); - definizione del resist, mediante esposizione selettiva e successivo sviluppo: il resist viene eliminato da tutte le regioni ove si desidera avere le figure nello strato di metallizzazione; - deposizione dello strato di metallizzazione: questo verr deposto al di sopra del resist nelle zone in cui questultimo presente, e al di sopra del dielettrico di isolamento nelle regioni dove il resist stato rimosso; - asportazione (lift-off) del resist mediante stripping; la metallizzazione viene automaticamente rimossa in tutte le regioni ove era stata deposta sopra il resist, e rester quindi solo nelle regioni ove si desidera che sia presente. Il processo di lift-off d luogo a figure con profili arrotondati (e, quindi, non esattamente uguali a quelli desiderati), a causa delleffetto ombra da parte del resist durante la deposizione dello strato superficiale da definire (la metallizzazione nel caso dellesempio), e pone stringenti limiti in temperatura per la deposizione di questo strato, a causa dellimpiego del resist (questultimo degrada infatti in presenza di temperature superiori a 200300 C). Per questi motivi, la tecnica sottrattiva basata su attacco selettivo di gran lunga quella pi utilizzata nellindustria microelettronica: in questa sede ci limitiamo pertanto a una descrizione di questa tecnica.
DIELETTRICO DIELETTRICO

FETTA

FETTA

METALLO

RESIST

FETTA DEPOSIZIONE DEL METALLO RESIST

FETTA DEPOSIZIONE DEL RESIST

DEPOSIZIONE DEL RESIST

DEFINIZIONE DEL RESIST METALLO

DEFINZIONE DEL RESIST DEPOSIZIONE DEL METALLO

ATTACCO SELETTIVO LIFT-OFF DEL RESIST

STRIPPING DEL RESIST

PROCESSO CON ATTACCO SELETTIVO

PROCESSO CON LIFT-OFF

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2.11.2 Mascheratura 2.11.2.1 Flusso di unoperazione di mascheratura

Per eseguire una mascheratura, sulla fetta in lavorazione viene dapprima steso uno strato di resist. Dopo un trattamento di essiccazione (soft baking, a 60100 C), utile per migliorare ladesione del resist alla fetta e rimuovere i solventi dal resist, la fetta viene esposta alla radiazione a cui il resist sensibile, interponendo tra la sorgente delle radiazioni e la fetta stessa la maschera: in tal modo lo strato di resist viene impressionato selettivamente. Dopo la fase di esposizione, la fetta viene trattata con una soluzione di sviluppo (ed eventualmente con una di fissaggio), e viene quindi lavata. Segue un altro trattamento termico (hard baking, a 120180 C), che indurisce il resist presente sulla fetta e ne migliora ladesione. A fine operazione, le figure presenti sulla maschera si trovano pertanto trasferite sullo strato di resist. Dato che il resist non sensibile agli agenti impiegati per compiere la successiva operazione di attacco (donde il nome dato a questa sostanza), questa operazione avr la selettivit desiderata, e trasferir quindi sulla superficie della fetta in lavorazione le figure geometriche presenti sulla maschera (in positivo o in negativo a seconda dei casi), come desiderato.
2.11.2.2 Il resist

Sostanzialmente, il resist un'emulsione fotografica costituita di due componenti fondamentali, cio un polimero organico di base e un elemento organico sensibile a radiazioni elettromagnetiche di determinata lunghezza donda (detto sensitizer o photoactive compound, PAC), disciolti in un solvente, anche questo organico. Per migliorare determinate caratteristiche del resist (viscosit, plasticit, aderenza al substrato, uniformit di copertura, stabilit dimensionale, fotosensibilit, etc.), ai costituenti principali vengono in genere aggiunte altre sostanze, generalmente organiche (plasticizzanti, tensioattivi, stabilizzanti, conservanti, etc.). Esistono due categorie di resist, cio quelli positivi e quelli negativi. I resist positivi sono caratterizzati dalla propriet di divenire pi deboli (e quindi pi solubili in unadeguata soluzione di sviluppo) in seguito allesposizione allopportuna radiazione elettromagnetica. In pratica, mediante lesposizione si determina la distruzione dellelemento sensibile che, ove presente, inibisce la dissoluzione del polimero di base in fase di sviluppo e/o la distruzione di legami delle catene molecolari del polimero stesso. Questultimo risulta quindi facilmente attaccabile dalla soluzione di sviluppo: con limpiego di questo tipo di resist, dunque, in fase di sviluppo vengono sciolte e rimosse solo le zone che sono state esposte. Al contrario, i resist negativi divengono pi robusti (e quindi meno solubili in fase di sviluppo) se esposti alla radiazione. In pratica, mediante lesposizione si determina la formazione di legami trasversali tra le molecole del polimero di base, che aumenta pertanto la propria resistenza alla soluzione di sviluppo: in fase di sviluppo vengono dunque sciolte e rimosse solo le zone di resist che non sono state esposte. Attualmente, nellindustria microelettronica, i resist positivi sono di gran lunga quelli pi utilizzati, in quanto consentono la riproduzione di geometrie pi fini rispetto ai resist negativi. I resist

Fig. 2.7 Flusso operativo di un processo litografico (relativo alla metallizzazione) basato su definizione di resist e attacco selettivo (a sinistra) e di un processo basato su definizione di resist e lift-off (a destra).

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impiegati industrialmente sono numerosi, e hanno costituenti e formulazioni tra loro differenti. Per stendere il resist sulla fetta, in genere se ne mette una piccola quantit al centro della fetta stessa (per migliorare laderenza del resist alla fetta, di solito la superficie di questa viene preventivamente trattata con unopportuna sostanza, detta primer). La fetta viene poi fatta ruotare (in genere per un tempo di 3060 secondi) attorno all'asse perpendicolare alla sua superficie (in centrifughe, spinner, che consentono una velocit di rotazione compresa tra 1000 e 10000 giri al minuto): in tal modo, il resist (che in questo stadio un liquido alquanto viscoso) si sparge uniformemente su tutta la fetta, con uno spessore compreso generalmente tra 0,5 m e pochi m. Come accennato, la fetta viene sottoposta a un trattamento di essiccazione, dopo di che pronta per loperazione di esposizione selettiva.
2.11.2.3 Lesposizione selettiva

Parametri fondamentali per loperazione di esposizione selettiva sono i seguenti. - Risoluzione. Indica la dimensione minima (delle figure) che pu venire riprodotta sullo strato di resist. La risoluzione dipende dalla tecnica di esposizione10, dalla lunghezza donda () impiegata in fase di esposizione, dal resist (in particolare dal suo fattore di contrasto), dalla risoluzione delle figure sulla maschera, dallottica impiegata. - Accuratezza. Indica lesattezza nella riproduzione delle dimensioni delle figure nello strato di resist. Come in ogni processo industriale, esistono tolleranze di produzione che influenzano laccuratezza. - Allineamento. indispensabile che le figure presenti su ciascuna maschera successiva alla prima vengano perfettamente allineate alle figure gi riprodotte sulla fetta. Laccuratezza dellallineamento dipende dalla lunghezza donda impiegata in fase di esposizione, dai segni di allineamento, dalla tecnica di allineamento (quindi anche dalla tecnica di esposizione), dalla riflettometria su fetta. - Produttivit. Dipende dalla tecnica di esposizione, dallarea del campo di esposizione, dalla sensibilit del resist, dalla potenza di illuminazione in fase di esposizione, dal tempo di allineamento e di focalizzazione. naturalmente necessario un accurato controllo del tempo di esposizione per ottenere la definizione ottimale delle figure. Per l'operazione di esposizione esistono diverse tecniche, schematizzate in Figura 2.8.11 - La prima tecnica quella a contatto (Figura 2.8a), in cui la maschera posta direttamente a contatto con lo strato di resist steso sulla fetta, con la faccia contenente le figure rivolta dalla parte del resist. Lesposizione avviene contemporaneamente su tutta la fetta, e la maschera contiene le figure relative a tutte le piastrine da fabbricare sulla fetta. Questa tecnica ha il vantaggio di permettere un'ottima definizione (sono infatti minimi gli effetti di diffrazione), ma ha il grosso svantaggio di causare un rapido deterioramento delle maschere.
10

Il concetto di tecnica di esposizione e alcuni altri qui introdotti (segni di allineamento, campo di esposizione) verranno spiegati nel corso del presente paragrafo 2.11. 11 Giova puntualizzare che i sistemi ottici delle macchine di esposizione, che in genere nelle figure illustrative (come in Figura 2.8) vengono schematicamente rappresentati come semplici lenti, sono in realt estremamente complessi.

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- La seconda tecnica quella in prossimit (Figura 2.8b), in cui la maschera, sempre con la faccia contenente le figure rivolta verso la fetta, tenuta a leggera distanza (gap, tipicamente di poche decine di m) dallo strato di resist. Come nel caso precedente, lesposizione avviene contemporaneamente su tutta la fetta, e la maschera contiene le figure relative a tutte le piastrine da fabbricare sulla fetta. Questa tecnica permette una definizione meno elevata della precedente (gli effetti di diffrazione sono infatti pi marcati), ma consente una forte riduzione nel deterioramento delle maschere. - La terza tecnica quella a proiezione (Figura 2.8c). La maschera viene tenuta a una certa distanza (molti centimetri) dalla fetta (sempre con la faccia contenente le figure rivolta verso la fetta stessa), e le figure su di essa presenti vengono focalizzate sullo strato di resist mediante sofisticati sistemi ottici. Questa tecnica, che decisamente la pi costosa, oggigiorno senz'altro quella pi largamente utilizzata. Essa, infatti, garantisce un'eccellente definizione grazie alla focalizzazione ottica delle figure, e riduce drasticamente il deterioramento per usura delle maschere. Queste vengono in genere protette con una pellicola trasparente, in modo che eventuali particelle indesiderate presenti nellambiente non possano depositarsi sulle figure: tali particelle si depositeranno infatti sulla pellicola, che distante dal piano focale e quindi, in fase di esposizione, non verranno focalizzate sul resist, in quanto la pellicola discosta dal piano focale del sistema ottico.

SORGENTE DI RA DIA ZIONI

SISTEMA OTTICO MA SCHERA RESIST FETTA DI SILICIO

a)

b)

c)

Fig. 2.8 Rappresentazione schematica delle tecniche di esposizione selettiva: a) esposizione a contato; b) esposizione in prossimit; c) esposizione a proiezione.

Contrariamente ai casi delle tecniche di esposizione a contatto e in prossimit, con la tecnica a proiezione l'esposizione non avviene contemporaneamente su tutta la 35

fetta: infatti, sarebbe sostanzialmente impossibile avere la risoluzione richiesta con campi di esposizione estesi quanto la superficie di una fetta. Con una prima tecnica, detta proiezione a scansione (scanning projection), l'esposizione viene eseguita attraverso una sottile fessura (slit). Per ottenere l'esposizione completa della fetta, questultima e la maschera (che contiene le figure relative a tutte le piastrine da fabbricare sulla fetta) vengono mosse in continuo in modo sincrono mediante sistemi meccanici di elevatissima precisione: in pratica, si va a eseguire la scansione di tutta la superficie della fetta mediante il fascio di luce che passa attraverso la fessura. La definizione delle geometrie pi fini viene per ottenuta con le macchine denominate step and repeat (o wafer stepper o, pi semplicemente, stepper), con le quali l'esposizione della fetta viene eseguita proiettando sulla sua superficie soltanto le figure corrispondenti a un gruppo di piastrine (che sono contenute nel cosiddetto campo di esposizione). Terminata l'esposizione di una regione corrispondente a un campo di esposizione, la fetta viene spostata, e viene quindi esposta una regione vicina a quella precedente (utilizzando ovviamente la stessa maschera, a cui in questo caso viene generalmente dato il nome di reticolo, reticle). Questa procedura viene ripetuta sino a quando tutta la fetta risulta esposta. La tecnica di esposizione step and repeat necessita di focalizzazione e di allineamento per ogni singolo campo di esposizione. Questo diminuisce la produttivit, in quanto vengono allungati i tempi necessari per lesposizione di unintera fetta (i costi delle macchine di esposizione sono inoltre estremamente elevati), ma consente di ottenere dispositivi con figure geometriche estremamente fini, come indispensabile nei processi moderni: focalizzazione e allineamento, infatti, sono eseguiti singolarmente per ogni campo di esposizione e possono quindi venire ottimizzati ogni volta, mentre nel caso della proiezione a scansione essi vengono eseguiti una volta sola per tutta la fetta, e i risultati sono pertanto frutto di una media su tutta la superficie di questultima. Questa tecnica ritenuta indispensabile per definire geometrie di dimensioni inferiori a 2 m; con essa vengono risolte geometrie anche di dimensioni submicrometriche, cio inferiori a 1 m (come evidenziato nel paragrafo 1.3, sono in produzione industriale processi di fabbricazione con risoluzione uguale a 0,09 m). Attualmente, le figure da riprodurre sono riportate nei reticoli in scala espansa rispetto alle figure che devono essere riprodotte sulla fetta (in genere, in scala 4:1 o 5:1, anche se non mancano i reticoli in scala 1:1 o in scala 10:1). Questo consente lulteriore vantaggio di una migliore definizione dei bordi delle figure riprodotte sulla fetta (la riproduzione avviene infatti con una riduzione di scala). Ovviamente, i reticoli impiegati per lesposizione devono avere unelevatissima qualit: un eventuale difetto presente in un reticolo verrebbe infatti riprodotto in ogni regione della fetta corrispondente a un campo di esposizione, determinando cos un abbassamento inaccettabile della resa di produzione su fetta (si veda paragrafo 3.1). Una tecnica di esposizione che rappresenta unevoluzione della tecnica step and repeat la cosiddetta step-and-scan. Per riprodurre sul resist le figure presenti su un reticolo (cio per esporre un singolo campo), viene adottata una tecnica a scansione: la scansione avviene simultaneamente su fetta e reticolo (come per la tecnica di proiezione a scansione). Quando lesposizione di un campo stata completata, la fetta viene spostata e nuovamente focalizzata e allineata (come nel caso della tecnica step and repeat), e il procedimento di proiezione a scansione riprende sul nuovo campo esposto.

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Per quanto riguarda le sorgenti di illuminazione per lesposizione del resist, per molti anni sono state usate lampade ad alta pressione a mercurio o a mercurio e gas rari (potenza tipica tra 2 kW e 5 kW). Le lunghezze donda pi comunemente impiegate per lesposizione con queste sorgenti erano = 436 nm (g-line), = 405 nm e = 365 nm (i-line).12 Al fine di ottenere le risoluzioni richieste dai moderni processi di fabbricazione, si impiegano attualmente radiazioni nel campo degli ultravioletti profondi (deep UV, DUV), tipicamente ottenuti con laser a eccimeri (KrF per = 248 nm e ArF per = 193 nm); limpiego di lunghezze donda pi spinte (cio pi basse) riduce ovviamente gli effetti di diffrazione. Per il futuro, si prevede di usare lunghezze donda ancora inferiori (ad esempio, = 157 nm, generata con F2 e, successivamente, lunghezze donda nel campo degli ultravioletti estremi, o extreme UV, EUV). Esistono tecniche di esposizione innovative, tra le quali riteniamo opportuno citare lelettrolitografia e la litografia a raggi X. Con lelettrolitografia (o litografia a fascio elettronico), la fetta, ricoperta di un resist sensibile ai fasci elettronici (elettroresist), viene esposta, senza l'interposizione di una maschera, all'azione di un fascio elettronico ben collimato controllato da elaboratore che impressiona sequenzialmente le regioni corrispondenti ai singoli circuiti integrati (limpressionamento selettivo ottenuto dando o meno potenza al fascio elettronico, istante per istante, in funzione delle figure da riprodurre). La litografia a raggi X molto simile alla convenzionale tecnica di esposizione ottica, con la differenza che la radiazione di esposizione costituita da raggi X (questa tecnica impiega una tecnica di esposizione in prossimit, data lindisponibilit di sistemi di focalizzazione dei raggi X). Sia lelettrolitografia, sia la litografia a raggi X permettono di ottenere ottime risoluzioni (anche migliori di 0,1 m), ma esistono ancora problemi da risolvere perch diventino industrialmente utilizzabili su larga scala (lelettrolitografia, in particolare, ha il problema di una produttivit molto scarsa, a causa della sequenzialit delloperazione e della scarsa sensibilit dellelettroresist). Come verr mostrato nel paragrafo 2.11.4, invece, la litografia a fascio elettronico industrialmente assai utilizzata gi da pi di 20 anni per la produzione di maschere con elevata risoluzione. Pure in fase di sviluppo sono altre tecniche quali la litografia ionica, che utilizza fasci ionici finemente focalizzati e ha la potenzialit di essere utilizzata sia per l'esposizione di fette ricoperte da opportuno resist, sia per agire direttamente sullo strato superficiale della fetta, ad esempio attaccandolo selettivamente o introducendo in esso selettivamente elementi droganti. Comunque, la tecnica litografica di gran lunga pi utilizzata in produzione attualmente ancora la tecnica di tipo ottico.
2.11.2.4 Sviluppo

Dopo lesposizione, la fetta viene trattata con una soluzione di sviluppo (attualmente a base di composti organici), che scioglie la parte solubile del resist. Nel caso di resist negativi, lo sviluppo spesso seguito da unoperazione di fissaggio, al fine di eliminare tutti i residui della soluzione.
12

Si ricorda che la lunghezza donda nel campo della luce visibile va approssimativamente da = 390 nm a = 780 nm.

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La fetta viene quindi lavata, in modo da asportare la parte sciolta del resist: le figure della maschera sono cos state trasferite sullo strato di resist. Dopo il trattamento termico di hard baking, la fetta pronta per loperazione successiva (come detto, questa in genere unoperazione di attacco selettivo, oppure unimpiantazione ionica).

2.11.3 Attacco selettivo

Con l'operazione di attacco (etching) si corrode lo strato superficiale della fetta in lavorazione nelle regioni non coperte da resist: le figure presenti sullo strato di resist vengono cos trasferite sullo strato superficiale della fetta in lavorazione. L'attacco pu venire eseguito sia su strati di materiale isolante, ad esempio per consentire la selettivit dell'operazione seguente (tipici esempi sono l'apertura di finestre nell'ossido prima di un'operazione di diffusione termica e lapertura dei fori di contatto nel dielettrico tra due livelli conduttivi adiacenti), sia su strati di materiale conduttore, per consentire la realizzazione su tale strato delle figure desiderate (tipico esempio la definizione delle piste di interconnessione in alluminio). Caratteristiche molto importanti degli agenti di attacco selettivo sono le seguenti.
- Selettivit. Lagente deve attaccare la sostanza dello strato superficiale che si desidera rimuovere, e non deve attaccare n la sostanza posta sotto questultima n il resist di protezione (pi correttamente, la velocit di attacco per le sostanze che non devono essere rimosse deve essere molto pi bassa della velocit di attacco per la sostanza dello strato superficiale che si desidera rimuovere). Solo cos, infatti, con l'operazione di attacco si trasferiscono sullo strato superficiale della fetta le figure che erano state formate sullo strato di resist senza danneggiare lo strato di materiale sottostante. Unadeguata selettivit molto importante anche quando viene eseguito un sovrattacco (overetching), al fine di garantire la completa rimozione della sostanza dello strato superficiale in tutte le regioni dove questo richiesto, anche in presenza di inevitabili disuniformit nella velocit di attacco. - Isotropia/anisotropia. Un attacco tanto pi anisotropo quanto pi la velocit di attacco verticale (cio in direzione perpendicolare alla superficie della fetta), vv, superiore alla velocit di attacco orizzontale (cio in direzione parallela alla superficie della fetta), vh. Un attacco di tipo isotropo determina (lateralmente) la rimozione di parte della sostanza dello strato superficiale che dovrebbe essere protetta dal resist: le geometrie fotoincise risulteranno quindi differenti da quelle previste in sede di progetto (Figura 2.9).13 Il grado di anisotropia di un attacco pu essere definito come
13

Un elevato grado di anisotropia permette di definire pi agevolmente figure sottili anche su strati di un certo spessore: per questo motivo, esso risulta desiderabile nelle tecnologie avanzate di fabbricazione. Datra parte, opportuno osservare che un elevato grado di anisotropia presenta due svantaggi: un attacco fortemente anisotropo determina gradini molto bruschi sulla superficie dello strato attaccato, il che accentua eventuali problemi di copertura dei gradini da parte della successiva fase di deposizione; inoltre, se su uno strato deposto al di sopra di un gradino brusco viene eseguito un attacco fortemente anisotropo, quando lattacco termina nelle regioni orizzontali dello strato, le regioni verticali risultano ancora molto sottoattaccate (nel caso di attacco di uno strato di metallizzazione, questo determina il rischio di cortocircuiti tra piste adiacenti in corrispondenza di gradini bruschi).

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A = 1 vh/vv

(2.31)

- Controllabilit. desiderabile potere monitorare come sta procedendo lattacco, per fare terminare loperazione al momento opportuno. - Uniformit. desiderabile che lattacco proceda in modo il pi possibile uniforme su tutta la superficie della fetta (o delle fette, in caso di lavorazione in lotti). - Pulizia. desiderabile che loperazione di attacco non contamini la fetta in lavorazione. - Produttivit. Come al solito, dipende dal costo delle attrezzature e della mano dopera e dal numero di fette lavorate nellunit di tempo.
RESIST SOSTANZA DA ATTACCARE PRIMA DELL'ATTACCO

DOPO ATTACCO ISOTROPO

DOPO ATTACCO PERFETTAMENTE ANISOTROPO

Fig. 2.9 Esempio di attacco isotropo e di attacco perfettamente anisotropo. Le tecniche di attacco utilizzate industrialmente vengono divise in due categorie, cio quella degli attacchi a umido e quella degli attacchi a secco. Attacchi a umido Gli attacchi a umido (wet etching) vengono generalmente eseguiti immergendo la fetta in un bagno di attacco, che consiste in una soluzione di acido opportuno (o di miscele di acidi) in acqua deionizzata. L'attacco viene sostenuto dall'acido, che reagisce con la sostanza da attaccare dando in genere origine a un sale e ad acqua, che passano nella soluzione e vengono quindi rimossi. Per ottenere ununiformit di attacco adeguata, si usano soluzioni tamponate, e il bagno viene agitato. Spesso lattacco viene frazionato in una successione di attacchi parziali, intervallati una cottura intermedia del resist. Talvolta l'attacco pu venire condotto spruzzando la soluzione di attacco sulla fetta (attacco a spruzzo, o a spray): questa tecnica consente una migliore pulizia, anche se al costo di una minore produttivit. Tipici esempi di attacchi a umido sono i seguenti. - Lossido di silicio viene attaccato a ~25 C con soluzione di acido fluoridrico (HF) diluito (in genere al 10%) spesso tamponata con fluoruro di ammonio (NH4F). La reazione la seguente: SiO2 + 4HF SiF4 + 2H2O (2.32)

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- Il nitruro di silicio (Si3N4) pu venire attaccato con acido fosforico (H3PO4) bollente. Questo attacco peraltro difficoltoso, per cui in genere si preferiscono tecniche di attacco a secco. - Il silicio pu venire attaccato con soluzione di acido fluoridrico e acido nitrico (HNO3) tamponata con acido acetico (CH3COOH). Lacido nitrico ossida il silicio, permettendo lazione di attacco da parte dellacido fluoridrico, secondo la reazione complessiva: 3Si + 4HNO3 + 18HF 3H2SiF6 + 4NO + 8H2O (2.33)

- Lalluminio pu venire attaccato, tipicamente a ~4060 C, con soluzione di acido fosforico tamponata, in genere con acido acetico, contenente spesso un ossidante (ad esempio acido nitrico), che favorisce la formazione dellossido di alluminio (Al2O3). La reazione a partire da questultimo la seguente: Al2O3 + 2H3PO4 3H2O + 2AlPO4 (2.34)

- Per attaccare loro viene usata acqua regia (miscela di tre parti di acido cloridrico, HCl, e una parte di acido nitrico). Questo attacco peraltro piuttosto difficoltoso. Dato che molti dei reagenti utilizzati sono pericolosi in quanto tossici e irritanti, gli attacchi a umido vengono condotti sotto cappe aspiranti, e gli operatori devono indossare indumenti protettivi. Le soluzioni sono contenute in vasche fabbricate con materiale resistente agli acidi (ad esempio politetrafluoroetilene) e dotate di sistemi di riempimento, di ricircolazione, di filtraggio e di scarico il pi possibile automatici. Attacchi a secco Gli attacchi a secco (dry etching) vengono condotti con l'utilizzo di un plasma formato ionizzando un opportuno gas (o unopportuna miscela di gas) con scarica elettrica, in camere a bassa pressione (tipicamente tra 103 torr e 10 torr, a seconda del tipo di attacco). Il plasma cos ottenuto va a bombardare la fetta in lavorazione. L'azione di attacco pu essere prevalentemente di tipo chimico (reazione chimica, attivata dalle condizioni di plasma e dal bombardamento ionico, tra l'agente di attacco contenuto nel plasma e il materiale dello strato da attaccare) o di tipo fisico (azione di asportazione meccanica per effetto del bombardamento dello strato da attaccare da parte degli ioni contenuti nel plasma). Denominazioni di tecniche di attacco secco industrialmente utilizzate, che differiscono tra loro per la pressione del plasma, per la tensione utilizzata, per la configurazione della camera di attacco e per le specie ioniche impiegate, sono quelle di plasma etching, reactive ion etching (RIE, attualmente il pi impiegato), reactive ion beam ecthing, sputter etching, ion beam milling (l'effetto di attacco fisico prevalente nelle ultime due tecniche). Formulazioni tipiche dei plasmi per attacco di tipo RIE contengono ad esempio composti di alogenuri, in particolare di cloruri e di fluoruri (come CF4, C2F6, C3F8, CHF3 e fluorocarburi), eventualmente in combinazione con idrogeno, idrocarburi, ossigeno e/o altre specie.

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Dal punto di vista delle caratteristiche sopra evidenziate, si pu eseguire il seguente confronto tra le tecniche di attacco a umido e quelle di attacco a secco. - Selettivit. Gli attacchi a umido, in quanto basati su unazione chimica, presentano le migliori caratteristiche di selettivit. - Isotropia/anisotropia. Gli attacchi a umido sono isotropi, in virt della loro azione di tipo chimico. Nel caso degli attacchi a secco, le caratteristiche di anisotropia sono tanto pi marcate quanto pi dominante la componente fisica dellattacco. - Controllabilit. Gli attacchi a secco consentono una buona controllabilit mediante tecniche quali lanalisi dei gas nella camera di attacco o la misura della riflettivit ottica dello strato superficiale. - Uniformit. Gli attacchi a secco risultano pi uniformi, a patto di mantenere adeguatamente uniformi le condizioni del plasma di attacco. Per ottenere i migliori risultati, attualmente con gli attacchi a secco si lavora in genere a singola fetta. - Pulizia. Da questo punto di vista sono migliori gli attacchi a secco, in quanto non determinano la formazione di sali che restano in soluzione: i prodotti dellattacco sono volatili e vengono evacuati durante loperazione. - Produttivit. pi elevata per gli attacchi a umido (le macchine sono meno costose; inoltre agevole lavorare le fette in lotti). Le tecniche di attacco decisamente pi impiegate nei processi moderni sono quelle a secco (in particolare, come sopra evidenziato, il reactive ion etching), in virt della migliore risoluzione che consentono di ottenere. Molto importanti, a questo proposito, sono le caratteristiche di migliore anisotropia, che sono indispensabili per ottenere sulla fetta geometrie assai fini (dimensioni orizzontali anche inferiori rispetto allo spessore dello strato in lavorazione). Il resist di protezione viene rimosso dopo l'esecuzione dell'attacco, per mezzo di tecniche a umido, utilizzando opportuni bagni con agenti assai energici (stripper), o di tecniche a secco, utilizzando plasmi a base di ossigeno (in questo caso si parla spesso di resist ashing).
2.11.4 Fabbricazione delle maschere

Un circuito integrato ottenuto riproducendo strato per strato, sulla superficie della fetta di silicio, un insieme di figure geometriche (pattern) di forma, dimensioni e posizioni relative ben specificate. Per la realizzazione delle figure di ogni singolo strato pertanto necessaria una maschera, sulla quale riportato il relativo pattern. Oltre alle figure corrispondenti alla rete fisica che realizza lo schema circuitale del circuito progettato, le maschere contengono altre figure, quali: - i segni di allineamento (alignment marks, necessari per consentire lallineamento delle figure della maschera usata per lesposizione rispetto alle figure gi presenti sulla fetta); - le figure di mask making, che permettono di verificare la corretta esecuzione della fabbricazione della maschera; - le figure di processo, che permettono di verificare la corretta esecuzione dellesposizione e del successivo attacco su fetta; - il nome della maschera (e della sua revisione), che la identifica in modo univoco; - il nome del dispositivo (e della sua revisione), il logo dellAzienda produttrice, etc.

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Una maschera (o un reticolo) costituita da una lastra di materiale trasparente alla radiazione elettromagnetica utilizzata in fase di esposizione che fa da supporto meccanico a un sottile strato di materiale opaco nel quale sono ricavate (in negativo o in positivo a seconda dei casi) le figure da riprodurre sulla superficie della fetta. In genere, come materiale trasparente per la lastra si usano vetri di borosilicato, cio vetri contenenti silice (SiO2) e anidride borica (B2O3) per le tecniche fotolitografiche che operano con radiazioni ottiche nel campo del visibile o dellultravioletto vicino, e vetri di quarzo (SiO2) ottenuto per sintesi per le tecniche di mascheratura che utilizzano radiazioni nel campo dellultravioletto non vicino ( < 300 nm) che, come detto, sono quelle impiegate nei processi moderni. Come materiale opaco alle radiazioni si usano per lo pi cromo (Cr) o anche ossido di cromo (Cr2O3) o ossido di ferro (Fe2O3). Nei processi pi vecchi si usavano come maschere anche lastre fotografiche a emulsione. Il procedimento per ottenere le maschere (mask making) a partire dal disegno (layout) eseguito dal gruppo di progetto del circuito integrato estremamente complesso, e attualmente eseguito in modo automatico con macchine comandate da elaboratore elettronico. Come sottolineato in precedenza, nei processi di fabbricazione pi moderni, le figure da ottenere sulla fetta possono avere dimensioni lineari nellordine di 0,1 m e risoluzioni nellordine di 0,01 m (anche le fasi di progettazione e di layout dei circuiti integrati sono eseguite con lausilio dellelaboratore elettronico, utilizzando tecniche di computer aided design, CAD). Le figure sullo strato opaco superficiale delle maschere vengono ottenute con tecniche litografiche (queste tecniche sono analoghe a quelle impiegate per la mascheratura e lattacco selettivo delle fette): la lastra viene ricoperta da un opportuno resist ed quindi impressionata selettivamente e sottoposta a sviluppo e lavaggio, dopo di che viene effettuato lattacco del materiale superficiale opaco non protetto da resist (successivamente il resist di protezione viene ovviamente rimosso). Per la fase di esposizione delle maschere utilizzate, attualmente vengono impiegate tecniche di elettrolitografia di tipo step and repeat su lastra: si usano pertanto macchine a fascio elettronico a scansione che, pilotato da elaboratore, impressiona direttamente in modo selettivo il resist (elettroresist) che ricopre la lastra, cos da riprodurre su questo le figure desiderate. Per i vecchi processi di fabbricazione si utilizzava invece una tecnica ottica di esposizione, che normalmente prevede la generazione di una lastra di formato ingrandito, tipicamente in scala 10 (prima riduzione, ottenuta col cosiddetto fotocompositore mediante successivi flash di luce che passano attraverso una fenditura di forma rettangolare o a L programmata da elaboratore in modo da riprodurre il pattern desiderato), e la successiva realizzazione della vera e propria maschera (tramite il fotoripetitore, che ripete sulla lastra finale, in scala ridotta, le figure presenti sulla prima riduzione, impiegando una tecnica di tipo step and repeat); le maschere cos generate contengono, in scala 1:1, le figure che devono poi essere riprodotte sulle fette.

2.12 Tecniche di planarizzazione

A causa della selettivit delle operazioni di deposizione/accrescimento/attacco dei diversi strati, durante la lavorazione la superficie della fetta non risulta perfettamente planare, ma pu presentare dislivelli di valore anche superiore rispetto alle dimensioni lineari orizzontali delle figure che devono essere riprodotte. Un grado eccessivo di non-planarit pu dare gravi problemi alla corretta esecuzione dei passi di lavorazione in tecnologia planare: si pensi in particolare alla necessit di

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focalizzare le figure delle maschere sullo strato superficiale di resist (che risulter non planare) e allesigenza della copertura dei gradini nella deposizione di strati sottili. Il problema della non-planarit particolarmente grave nel caso di circuiti integrati in cui prevista la deposizione di pi di un livello di interconnessione metallica. Per questo motivo, nei processi moderni si usano tecniche che tendono a rendere planare la superficie prima dellesecuzione di passi di lavorazione per i quali la nonplanarit risulta critica (i passi pi critici, sotto questo aspetto, sono quelli legati alla deposizione e alla definizione delle interconnessioni metalliche al di sopra del relativo strato di dielettrico di isolamento). Tra queste tecniche di planarizzazione hanno ottenuto particolare successo le due seguenti. - Uso di dielettrico definito spin-on-glass, SOG (che pu essere organico o inorganico), e successivo attacco (etchback). Questo dielettrico viene dispensato in stato liquido al di sopra del dielettrico di isolamento deposto in precedenza, e viene quindi centrifugato al fine di renderne la superficie adeguatamente planare, almeno a breve/medio raggio, smussando cos i gradini. Dopo un trattamento termico, si procede con un attacco a secco (tipicamente RIE), che rimuove totalmente lo strato di SOG trasferendone la quasi planarit superficiale al dielettrico sottostante. Questa tecnica consente di ottenere buone caratteristiche di planarit locale (cio smussa adeguatamente i gradini), ma non rimuove i dislivelli complessivi presenti sulla superficie della fetta (non elimina, cio, la non-planarit a lungo raggio). - Tecnica di levigatura chimico-meccanica, o chemical mechanical polishing (CMP), che attualmente la tecnica pi impiegata per i processi avanzati. La tecnica CMP viene impiegata dopo che sulla superficie della fetta stato deposto uno stato di dielettrico (la cui superficie risulter non planare) con uno spessore relativamente elevato, e consiste in una levigatura della superficie della fetta, eseguita con azione sia chimica, sia fisica. Sostanzialmente, la fetta viene levigata mediante un piatto rotante su cui posto un cuscinetto abrasivo, al quale viene dispensata in continuo una pasta abrasiva liquida. La levigazione viene ottenuta grazie allazione verticale (fisica) del cuscinetto abrasivo e allazione (chimica) della pasta, e garantisce il raggiungimento di unelevata planarit della superficie anche a lungo raggio.

2.13 Considerazioni sulla lavorazione in tecnologia planare

2.13.1 Purezza dei materiali e pulizia dellambiente di lavoro

Tutto il processo di fabbricazione delle fette deve essere condotto in condizioni accuratamente controllate di temperatura e umidit e di estrema pulizia. Questultima caratteristica, in particolare, facilmente comprensibile se si pensa che per utilizzare al meglio le moderne tecnologie necessario definire figure geometriche di dimensioni lineari nellordine del decimo di m. I materiali utilizzati nellindustria dei semiconduttori (fette di silicio, acqua, resist, soluzioni di lavaggio e di sviluppo, agenti di pulizia, reagenti di attacco, reagenti e materiali per la deposizione, etc.) devono essere estremamente puri. Le fette vengono sottoposte pi volte ad accurato lavaggio, per eliminare ogni impurezza. Lacqua usata per lavaggi e risciacqui deionizzata, filtrata e sterilizzata, in modo da risultare purissima e priva di particelle, materiale organico (batteri inclusi), contaminanti, etc., cos da ridurre al minimo i rischi di contaminazione: la sua resistivit nellordine di 18 Mcm.

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Le operazioni del processo di fabbricazione vengono condotte in camere pulite (clean room), per evitare alle fette ogni contaminazione. Laria dellambiente in queste camere deve essere assolutamente priva di polveri e particelle, per evitare la formazione di figure non volute, topografie superficiali indesiderate, inserimento di contaminanti nelle fette, etc. Lambiente di lavoro viene classificato in base al grado di pulizia dellaria. La classe di un ambiente definita in base al numero massimo di particelle, di dimensioni uguali o superiori a un valore predeterminato, ammesso in un certo volume di aria. Secondo gli standard che adottano come unit di misura il pollice, una classe pari a X (ove X un numero) indica che il numero massimo di particelle (di dimensioni uguali o superiori a un valore predeterminato) ammesso in un piede cubo di aria (1 piede = 30,48 cm) uguale a X (ad esempio, la classe 1 relativa a un ambiente nel quale in un piede cubo di aria presente al massimo 1 particella di dimensioni lineari uguali o superiori a 0,5 m; ci corrisponde a un limite massimo ammesso di 35 particelle in un metro cubo di aria). Secondo gli standard metrici, una classe pari a MX indica che il numero massimo di particelle (di dimensioni uguali o superiori a un valore predeterminato) ammesso in un metro cubo di aria uguale a 10X (ad esempio, la classe M1 relativa a un ambiente nel quale in un metro cubo di aria sono presenti al massimo 10 particelle di dimensioni lineari uguali o superiori a 0,5 m). Nelle moderne linee di fabbricazione dei circuiti integrati si opera in classe 1 o addirittura in classe M0. Per mantenere il livello di pulizia desiderato, laria degli ambienti di lavoro viene opportunamente condizionata: pi precisamente, laria viene continuamente evacuata dagli ambienti di lavoro e viene rimpiazzata con aria accuratamente filtrata. Il movimento dellaria negli ambienti continuo e uniforme, al limite del flusso laminare in quanto non devono essere presenti moti vorticosi (valore tipico della velocit: circa 26 m/minuto). Allinterno delle camere pulite, lautomazione della lavorazione spinta al massimo, in modo da minimizzare la presenza degli operatori e, quindi, le possibili sorgenti di contaminazione. Il personale che entra negli ambienti di produzione deve prima essere stato ripulito mediante doccia di aria, e deve indossare un abbigliamento apposito (tuta, calzari, guanti, etc.), che impedisca qualsiasi rilascio di particelle da parte degli operatori e dei loro abiti civili nellambiente circostante. Lilluminazione nelle camere pulite artificiale e, nellarea di lavoro, deve essere uniforme e il pi possibile senza ombre, con adeguata intensit (ad esempio nellordine di 500 lux: 1 lux = 1 lumen/metro2). Nelle camere di esposizione, la luce deve ovviamente avere lunghezza donda tale da non impressionare il resist (si usa ad esempio luce gialla; in qualche caso occorre lavorare quasi al buio, in presenza solo di unilluminazione di sicurezza).
2.13.2 Sicurezza

Nel corso del processo produttivo vengono impiegate sostanze corrosive (acide e basiche), solventi organici e inorganici, materiali tossici e nocivi. Occorre pertanto estrema attenzione nel maneggiamento dei materiali e nel trattamento degli effluenti. Inoltre, prima di introdurre nuove sostanze chimiche nella lavorazione, necessario indagare sulle loro propriet in modo da capirne appieno leventuale grado di tossicit e pericolosit.
2.13.3 Considerazioni sui costi

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Il costo industriale (cio quello che tiene conto dei costi diretti) di una fetta alla fine del processo di fabbricazione varia notevolmente in funzione della tecnologia utilizzata (in particolare, esso dipende fortemente da numero di operazioni di mascheratura e dalla risoluzione litografica). Per una fetta da 8 pollici, si pu stimare che il costo industriale sia in genere compreso tra 800 e 2000 dollari U.S.A. Per quanto riguarda il fatturato legato a una fetta, occorre tenere presente il costo delle operazioni successive nonch il margine di contribuzione che deve essere garantito per la copertura di tutti i costi indiretti (per raggiungere il pareggio, il fatturato deve in genere essere avere un valore compreso tra 2 e 3 volte il costo industriale).

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3. Chiusura del circuito integrato nel contenitore

3.1 Flusso delle operazioni dalla fetta lavorata alla chiusura della piastrina nel contenitore
Una fetta giunta al termine del processo di fabbricazione contiene numerosi circuiti integrati tutti uguali tra loro, di forma rettangolare (con i lati di lunghezza spesso abbastanza simile), disposti ordinatamente in righe e colonne (si vedano Figura 1.1 e Figura 3.1). Come gi detto, la lunghezza tipica dei lati di una piastrina va da meno di un millimetro (per componenti elementari, come i transistori) a pi di un centimetro.

Fig. 3.1 Esempio di fetta a fine fabbricazione (si supposto di avere una fetta con il notch). Dopo che terminato il processo di fabbricazione della fetta, si procede dapprima al collaudo dei parametri elettrici fondamentali delle fette lavorate, al fine di verificare che il processo di fabbricazione sia stato eseguito correttamente e di eliminare le fette che risultano non correttamente fabbricate. Questo collaudo (detto collaudo parametrico) viene eseguito in modo automatico su strutture (test site o test pattern) appositamente realizzate sulle fette.14 Lattrezzatura di collaudo munita di
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I dati ottenuti in fase di collaudo parametrico vengono anche raccolti in modo da aggiornare la statistica relativa allo specifico processo di fabbricazione.

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una scheda sulla quale sono cablate opportune micropunte (dette microsonde, microprobe), in grado di permettere il contatto elettrico con le piazzole metalliche che costituiscono i terminali delle strutture contenute nei test site. In genere, quando lesposizione della fetta eseguita con la tecnica step and repeat, i test site sono allocati allinterno delle linee di separazione tra le piastrine (queste linee hanno allora una larghezza superiore rispetto al valore minimo richiesto dalloperazione di suddivisione della fetta nelle singole piastrine). Quando lesposizione veniva eseguita con le altre tecniche, i test site venivano allocati in opportune posizioni sulla fetta, al posto di normali circuiti integrati. Si passa quindi al collaudo elettrico di ogni singola piastrina presente sulle fette che hanno superato il precedente collaudo, per accertarne la completa funzionalit. Il collaudo su fetta (wafer sort, o electrical wafer sort, EWS) condotto con macchine automatiche (tester) controllate da elaboratore, che sono in grado di impartire ai circuiti gli opportuni stimoli elettrici e di verificarne le riposte, oltre che di spostare la fetta in modo da eseguire successivamente il collaudo di tutte le piastrine e di marcare con inchiostro quelle non funzionanti (queste ultime verranno scartate nella successiva fase di assemblaggio). Anche in questo caso, ovviamente, lattrezzatura di collaudo munita di una scheda con microsonde. Queste assicurano il contatto elettrico con le piazzole (pad) che costituiscono i terminali elettrici della piastrina (i pad sono in genere di forma quadrata, con lato di 70100 m, e sono tipicamente disposti lungo la periferia della piastrina Figura 3.2).

PAD

AREA ATTIVA

Fig. 3.2 Schema di posizionamento dei pad lungo i lati della piastrina per tecnica di assemblaggio mediante wire bonding. Dopo avere essiccato l'inchiostro (in genere mediante cottura), si dividono tra loro le singole piastrine, frazionando (scribing) la fetta lungo le linee di separazione tra le

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righe e le colonne formate dalle piastrine (le linee di separazione, dette scribing line o scribing lane, hanno in genere una larghezza compresa tra 75 e 250 m). A tale scopo si utilizza in genere una sega circolare o anulare a lama diamantata, tagliando la fetta dopo averla appiccicata a un foglio di polimero adesivo (sticky foil). Mentre le piastrine inchiostrate vengono eliminate, quelle buone passano alla fase di assemblaggio e chiusura nel contenitore, o package (talvolta, peraltro, le piastrine vengono utilizzate senza contenitore, cio a piastrina nuda si veda paragrafo 3.3). I dispositivi chiusi nel loro contenitore vengono quindi timbrati (marking) con opportune sigle e informazioni (quali la sigla di identificazione, il logo del costruttore, un codice che indica la settimana e lo stabilimento di assemblaggio, etc.) e sono sottoposti al collaudo finale (final testing), al fine di eliminare i pezzi che non funzionano. Il collaudo finale viene eseguito con tester equipaggiati con manipolatori automatici (handler) per il carico e lo scarico dei pezzi. Quando richiesto, il collaudo finale viene eseguito (anche) in temperatura. Prima di essere inviati al magazzino o di essere consegnati agli utilizzatori, i dispositivi vengono sottoposti al controllo di qualit (CQ), che consiste in un collaudo statistico eseguito su ciascun lotto di produzione (cio su ciascun gruppo di dispositivi fabbricati, assemblati e chiusi nello stesso periodo). Vale la pena di sottolineare che, secondo il flusso esposto, ogni piastrina viene sottoposta a collaudo elettrico due volte, cio una quando ancora nella fetta e una dopo la chiusura nel contenitore. Il primo collaudo necessario al fine di non eseguire le operazioni di chiusura anche su dispositivi non funzionanti (si evita cos di sostenere un costo inutile: solo nel caso di una resa su fetta elevatissima, cio quando il costo del collaudo su fetta risultasse superiore al costo di chiusura dei dispositivi non funzionanti, si potrebbe decidere di non eseguire questo collaudo). Il secondo collaudo necessario al fine di garantire la consegna allutilizzatore di dispositivi funzionanti. In alcuni casi, lo spessore della fetta eccessivo rispetto allo spessore che deve avere la piastrina di silicio da assemblare: si pensi ad esempio alla necessit di avere spessori assai ridotti per dispositivi chiusi in applicazioni quali le carte intelligenti (smart card). Non possibile avere una fetta di spessore eccessivamente basso durante la sua lavorazione, per garantire alla fetta stessa unadeguata resistenza meccanica (a tal fine, quanto maggiore il diametro della fetta, tanto maggiore dovr essere il suo spessore). Lo spessore della fetta viene allora ridotto (wafer thinning), mediante tecniche di lappatura del retro analoghe alla tecnica CMP, dopo che la sua lavorazione stata completata. da osservare che, come accennato sopra, in caso di produzione industriale di volume, tutti i circuiti integrati presenti su una fetta (tranne, eventualmente, i test site) sono identici tra loro. Quando per richiesta la fabbricazione di un numero ridotto di campioni (come nel caso di circuiti di prova, sia di tipo tecnologico, sia di tipo circuitale, o come spesso richiesto, ad esempio, da enti di ricerca e da aziende di dimensioni medie o piccole), sulla fetta di silicio possono essere allocati circuiti integrati differenti tra loro. Questo approccio (multiproject chip, MPC, o multiproduct wafer, MPW) consente in particolare di suddividere lelevatissimo costo delle maschere tra diversi utilizzatori, permettendo cos a questi laccesso alla tecnologia di integrazione, che in questi casi sarebbe altrimenti in pratica impossibile per ragioni economiche. Concetto di resa

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In un processo industriale si definisce resa (Y, yield) il rapporto Y = G/N (3.1)

dove N il numero totale di pezzi prodotti e G (good) il numero di pezzi buoni (cio funzionanti). A livello industriale, la resa un parametro di primaria importanza. Come in altri processi produttivi, anche nel caso dei circuiti integrati, ogni fase ha una sua resa. Si avranno quindi una resa di fabbricazione delle fette (che legata al numero di fette che risultano lavorate correttamente al termine del processo produttivo), una resa di collaudo parametrico (legata al numero di fette trovate buone al collaudo parametrico), una resa su fetta (legata al numero di dispositivi trovati funzionanti al collaudo su fetta), una resa di separazione delle piastrine (legata al numero di piastrine integre ottenute dopo loperazione di suddivisione della fetta), una resa di assemblaggio (legata al numero di circuiti integrati ottenuti dopo la chiusura), e una resa finale (legata al numero di dispositivi chiusi che superano con successo il collaudo finale). naturalmente importante che per ogni fase si riesca a massimizzare la resa. Per i circuiti integrati, in genere la resa pi critica quella su fetta, che risulta influenzata dalle difettosit del silicio della fetta, dalle difettosit delle maschere, dalla presenza di particelle e di contaminanti indesiderati durante le varie operazioni di lavorazione e dalla corretta esecuzione di queste.15 Esistono modelli di stima della resa su fetta basati sulla difettosit. A parit di bont di processo tecnologico, la resa su fetta diminuisce allaumentare dellarea del dispositivo (a parit di difettosit media, infatti, la probabilit di trovare un difetto in un dispositivo aumenta allaumentare della sua area). Un modello di resa su fetta assai semplificato (basato sulla statistica di Poisson e sullassunzione che i difetti siano uniformemente distribuiti allinterno di una fetta) il seguente: Yw = exp(D0A0) (3.2)

ove A0 larea del circuito integrato (o, meglio, larea della sua parte attiva) e D0 la difettosit media (cio il numero medio di difetti per unit di area) del processo di fabbricazione relativo alla fetta considerata. Ovviamente, a parit di generazione tecnologica, D0 aumenta allaumentare del numero di mascherature presenti nel processo di fabbricazione. Sono stati sviluppati modelli pi complessi di quello espresso dalla relazione (3.2), che tengono conto della reale distribuzione dei difetti allinterno di una piastrina. Il modello sopra esposto, comunque, fornisce una prima stima di resa, approssimata per difetto. Si osservi che il costo di una piastrina funzionante, che pari al costo della fetta lavorata diviso per il numero di piastrine buone, aumenta allaumentare della sua area per due motivi: diminuisce il numero totale N di piastrine presenti sulla fetta e diminuisce la resa su fetta.

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Oltre che alle cause indicate, la resa su fetta pu risultare influenzata anche da uneccessiva tolleranza nel processo di fabbricazione (in questo caso il processo di fabbricazione non stato eseguito correttamente) e da marginalit di progettazione (questultima va evitata in sede di progetto, e deve essere minimizzata in sede di ingegnerizzazione di un prodotto).

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3.2 Chiusura nel contenitore

3.2.1 Funzioni del contenitore

L'utilizzo pi comune dei circuiti integrati tuttora quello con il contenitore, il quale ha lo scopo fondamentale di fungere da ponte tra la tecnologia di interconnessione sulla piastrina e quella del circuito stampato, assolvendo a diverse funzioni. - Una prima funzione del contenitore quella di stabilire i collegamenti elettrici tra i pad all'uopo ottenuti sulla piastrina di silicio e i piedini (pin) del contenitore stesso. Questi, a loro volta, verranno connessi al circuito esterno, tipicamente su scheda stampata, mediante saldatura o inserimento a pressione in zoccoli saldati. I piedini, che costituiscono i terminali del circuito integrato finito, sono disposti in modo ordinato e standardizzato a seconda del tipo di contenitore. - Grazie alla caratteristica di cui sopra, il contenitore fornisce maneggevolezza al dispositivo, consentendo semplicit di collaudo e di utilizzo. - Altra funzione del contenitore di protezione della piastrina di silicio su cui realizzato il circuito. La protezione di natura sia meccanica, dato che il silicio monocristallino relativamente fragile e le piastrine hanno spessore nell'ordine di pochi decimi di millimetro, sia chimico-fisica, in particolare da agenti chimici aggressivi e dalla luce. L'effetto pi frequente dell'azione aggressiva degli agenti chimici la corrosione (con conseguente interruzione della connessione) delle piste conduttrici e dei fili di collegamento tra i piedini e i pad della piastrina. peraltro da sottolineare che la passivazione finale delle piastrine (si veda paragrafo 4.2.1.1) in genere in grado di fornire un adeguato grado di protezione dallazione degli agenti chimici dellambiente. - Unulteriore funzione del contenitore quella di facilitare levacuazione della potenza termica generata dal circuito integrato durante il suo funzionamento. La potenza dissipabile con un convenzionale contenitore dual-in-line (per assemblaggio a inserzione), ad esempio, dell'ordine delle centinaia di mW. Per potenze maggiori debbono essere utilizzati contenitori speciali che talvolta inglobano una sorta di dissipatore. - Infine, sul contenitore trovano collocazione (mediante la timbratura) il nome dell'azienda produttrice o utilizzatrice, la sigla di identificazione del circuito e informazioni relative al lotto di produzione (ad esempio data e stabilimento di chiusura).
3.2.2 Assemblaggio della piastrina e chiusura del contenitore

Le operazioni di assemblaggio della piastrina e chiusura del contenitore prevedono tre fasi successive: dapprima si salda la piastrina (die attach) a una base di supporto, quindi si eseguono i collegamenti (wire bonding) tra i pad (metallici) della piastrina e le piste interne del contenitore (pure metalliche) che sono connesse ai piedini o formano con essi un corpo unico, e infine viene eseguita l'effettiva chiusura della piastrina assemblata nel contenitore.
3.2.2.1 Die attach

Con il die attach, il retro della piastrina viene saldato alla base del contenitore. Le tecniche pi utilizzate sono le seguenti.

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- Saldatura eutettica. Viene eseguita con apporto di oro, che determina sul retro della fetta la formazione della lega eutettica oro/silicio; l'oro pu essere ottenuto per metallizzazione del retro della fetta e della base del contenitore, o pu essere apportato mediante un foglietto, detto preform. Tipicamente devono essere metallizzati sia il retro della fetta (ad esempio con oro), sia la base del contenitore (ad esempio con oro, argento o nickel). La temperatura di saldatura di ~400 C: sul retro della piastrina si forma una lega eutettica oro/silicio. - Saldatura con apporto di lega saldante bassofondente (impiegata al posto della precedente quando occorre una temperatura di saldatura contenuta e quando si desidera una saldatura pi duttile). Si usa in genere una lega con punto di fusione compreso tra 200 C e 350 C, quali leghe stagno/piombo, stagno/piombo/argento, stagno/argento, piombo/argento/indio, etc. Occorre che sia la lega saldante, sia il retro della fetta (che deve essere metallizzato, ad esempio con cromo/argento o cromo/nickel) siano sgrassati e disossidati. opportuno che la saldatura venga eseguita in forni con atmosfera riducente (idrogeno o sue miscele). Anche in questo caso, in genere, sulla base del contenitore viene preventivamente deposta unopportuna quantit di lega saldante. - Saldatura con resine conduttive. Si usano in genere resine epossidiche o anche poliimmidiche, caricate con conduttore (tipicamente argento o oro o loro leghe) per migliorarne la conducibilit elettrica e termica. La saldatura condotta a temperatura compresa tra 125 C e 175 C, per cui questa tecnica quella che determina le minori sollecitazioni sulla piastrina. Questa la tecnica che risulta meno costosa e che si presta meglio allautomazione (la resina viene dispensata in gocce sulla base del contenitore, e viene polimerizzata dopo lallocazione della piastrina), ed quindi attualmente quella di gran lunga pi utilizzata in produzione di volume.
3.2.2.2 Wire bonding

Dopo loperazione di die attach vengono eseguiti i collegamenti tra i pad presenti sulla piastrina e i terminali interni del contenitore. A tale scopo vengono utilizzati sottilissimi fili di oro (diametro tipico da 15 a 100 m il diametro pi usato per connessioni di segnale di 1,25 mil = 31,75 m) o, talvolta, di alluminio (diametro fino a 600 m): per questo motivo si parla di tecnica di connessione tramite filo (wire bonding). Un capo del filo viene saldato al pad della piastrina e laltro al corrispondente terminale interno del contenitore. La connessione viene ottenuta mediante tecniche di saldatura a freddo, nelle quali l'energia necessaria per ottenere la saldatura viene fornita, tutta o in parte, in forma meccanica anzich in forma termica: la temperatura di saldatura risulta molto inferiore a quella di rammollimento delle interfacce da saldare. Le tecniche impiegate industrialmente sono le seguenti. - Saldatura per termocompressione. Viene utilizzata per saldare fili di oro. Lenergia meccanica fornita alle parti da saldare per compressione, che determina in esse deformazione plastica. La saldatura viene condotta a 250350 C: viene cos fornito anche calore, che facilita la diffusione, e quindi ladesione, tra i materiali posti a contatto. Lalimentazione, il posizionamento e la compressione del filo di oro vengono effettuati tramite un utensile, detto capillare, di ceramica o di carburo di tungsteno con legante a base di cobalto. - Saldatura a ultrasuoni. Viene utilizzata per saldare fili di alluminio, e pu essere impiegata anche per fili di oro. Lestremit del filo, tenuta premuta (verticalmente) sulla parte cui deve essere saldata mediante un utensile detto coltello, viene fatta vibrare (orizzontalmente) a una frequenza compresa tra 20 kHz e 60 kHz, il che

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favorisce la compenetrazione tra le due parti da saldare. La vibrazione ultrasonica permette anche di lacerare la passivazione dellalluminio. - Saldatura termosonica. Viene utilizzata per fili di oro. una tecnica intermedia tra le precedenti: viene fornita sia energia meccanica (per compressione e vibrazione ultrasonica), sia energia termica. La temperatura di saldatura per inferiore rispetto al caso della saldatura per termocompressione: valori tipici vanno da 150 C a 250 C. Nelle moderne linee di produzione, la saldatura dei fili realizzata mediante macchine automatiche con sistemi di riconoscimento automatico dei punti di saldatura, e viene controllata da operatori, generalmente attraverso monitor. Le macchine automatiche arrivano ad eseguire anche pi di 10000 connessioni allora. Le dimensioni dei pad e il loro passo dipendono fortemente dalla tecnica di interconnessione impiegata. Oggigiorno, le tecniche automatizzate di wire bonding permettono di eseguire le interconnessioni con pad aventi un passo anche di 150 m o meno. Come gi evidenziato (Figura 3.2), i pad sono disposti ordinatamente lungo i lati della periferia della piastrina di silicio. In certi casi, possibile disporre i pad in modo sfalsato su due linee, per aumentare la densit di interconnessione. In genere, non vengono posizionati pad negli angoli della piastrina per motivi affidabilistici, in particolare perch le sollecitazioni meccaniche determinate dalla chiusura in contenitore plastico tendono a essere maggiori in corrispondenza di queste regioni.
3.2.2.3 Chiusura del contenitore

Dopo che la piastrina stata assemblata nel contenitore, questultimo viene chiuso. La tecnica di chiusura dipende dal tipo di contenitore. Esistono infatti contenitori metallici, ceramici e plastici, come meglio specificato nel prossimo paragrafo.
3.2.3 Tipi di contenitore e loro chiusura

Come accennato, esistono tre tipi di contenitore: quelli metallici, quelli ceramici e quelli plastici. I contenitori metallici sono per lo pi in kovar (lega di ferro, cobalto e nickel), anche se talvolta sono costituiti da una base di acciaio e una massa termica in rame. In genere, essi vengono chiusi mediante saldatura di un cappuccio metallico alla base sulla quale stata preventivamente assemblata la piastrina. La saldatura (che in genere eseguita in atmosfera inerte) tipicamente una brasatura che utilizza oro come materiale di apporto (il punto di fusione delloro, 1060 C, inferiore a quello del kovar, 1400 C), oppure pu essere una saldatura diretta kovar-kovar mediante scarica elettrica. I piedini sono dello stesso materiale della base del contenitore, e sono isolati da questa mediante materiale vetroso; i coefficienti di dilatazione termica del kovar e del materiale vetroso sono sostanzialmente identici, il che assicura la minimizzazione delle sollecitazioni meccaniche sul materiale isolante anche in presenza di cicli termici. Dopo la chiusura, possono venire eseguite prove di ermeticit (ad esempio con elio). I contenitori metallici offrono le migliori caratteristiche per quanto riguarda levacuazione del calore e lermeticit, e sono quindi i pi indicati per applicazioni di elevata affidabilit. Essi offrono inoltre unottima schermatura alle radiazioni elettromagnetiche. Essi peraltro sono i pi costosi, sia per il costo dei materiali usati, sia per il costo delle operazioni di assemblaggio e chiusura, che non si prestano bene allautomazione. La loro

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applicazione industriale pertanto rivolta prevalentemente a dispositivi di potenza e a quelli di alta affidabilit. I contenitori ceramici hanno una base in materiale ceramico, sulla cui superficie sono riportate le piazzole per la saldatura della piastrina e dei fili di bonding. I pi diffusi in questa categoria sono i contenitori ceramici multistrato. Questi vengono ottenuti sovrapponendo diversi strati di allumina non sinterizzata su ciascuno dei quali vengono deposte piste in metallo,16 e sinterizzando quindi il tutto a elevata temperatura (per questo motivo il metallo impiegato per le piste di tipo refrattario, in genere tungsteno). Nella base del contenitore, le piste risultano pertanto annegate allinterno dellallumina (e vengono placcate in oro dove risultano accessibili), e assicurano i collegamenti tra le piazzole interne del contenitore e i piedini (che in genere sono in kovar placcato in oro, nickel o altro materiale conduttore, e che vengono saldati per brasatura ai terminali esterni delle piste). Il cappuccio tipicamente in ceramica o in metallo, e viene saldato alla base mediante brasatura (con apporto di lega bassofondente, ad esempio di lega oro-stagno) o mediante utilizzo di vetri saldanti. Questi contenitori (che ovviamente non garantiscono la schermatura alle radiazioni elettromagnetiche) offrono caratteristiche di evacuazione del calore e di ermeticit molto buone, anche se inferiori rispetto a quelle dei contenitori metallici, rispetto ai quali peraltro hanno un costo inferiore. Una categoria particolare di contenitore ceramico quella dei contenitori frit-seal (o glass-seal), che sono formati da due parti di ceramica e da un telaietto metallico (frame), che contiene sia la piazzola per la saldatura della piastrina, sia le piazzole per il collegamento dei fili di bonding, sia i piedini, ovviamente collegati alle rispettive piazzole. Dopo l'assemblaggio della piastrina sul telaietto (mediante die attach e wire bonding), questultimo viene sigillato tra le due parti di ceramica per mezzo di vetri saldanti che fondono a bassa temperatura (in genere intorno a 400 C); si usano, ad esempio, vetri a base di ossidi di piombo, di zinco, di boro. Loperazione di assemblaggio e chiusura dei dispositivi nei contenitori glass-seal si presta abbastanza bene allautomazione, per cui questi contenitori risultano meno costosi dei contenitori ceramici multistrato. Essi sono impiegati soprattutto per dispositivi di memoria EPROM, che non possono essere chiusi in contenitore plastico a causa della necessit di allocare la finestrella di quarzo che consente la cancellazione della memoria mediante illuminazione con raggi ultravioletti. I contenitori plastici sono costituiti da un telaietto metallico (frame), in genere di kovar o di rame (analogo, in linea di principio, a quello dei contenitori frit-seal si veda, come esempio, la Figura 3.3, relativa a una singola frame di un contenitore plastico dual-in-line a 28 piedini), e da materiale plastico (tipicamente resine epossidiche, ma anche resine siliconiche e miscele epossidico/siliconiche, con additivi vari). Dopo l'assemblaggio della piastrina sulla frame, il materiale plastico viene stampato attorno a questa in modo da inglobare al suo interno la piastrina, i fili di bonding e la frame stessa, tranne ovviamente le parti esterne dei piedini. Industrialmente, lo stampaggio (che viene condotto, ad esempio, con pressione intorno a 6 MPa a temperatura di circa 175 C, per un tempo di 15 minuti) eseguito simultaneamente su un certo numero di frame unite in strisce, dopo di che viene eseguita la separazione tra i diversi contenitori che costituiscono una striscia. quindi chiaro che la chiusura in questi contenitori pu essere automatizzata molto facilmente. In virt di questo aspetto, si consegue un forte contenimento dei costi per
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Negli strati di allumina non sinterizzata vengono preventivamente praticati i fori che, riempiti successivamente di metallo, consentiranno linterconnessione tra piste di strati metallici diversi.

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produzioni di volume (inoltre, come materiale, la plastica costa meno sia dei metalli, sia delle ceramiche): dal punto di vista industriale, i contenitori plastici risultano pertanto decisamente quelli pi economici. Per quanto riguarda le caratteristiche tecniche (in particolare capacit di evacuazione del calore ed ermeticit), i contenitori plastici presentano caratteristiche inferiori rispetto a quelli metallici e a quelli ceramici, anche se adeguate alla grande maggioranza delle applicazioni. In particolare, la conducibilit termica della plastica inferiore a quella dei metalli e dellallumina, per cui la resistenza termica dei contenitori plastici risulta superiore. Le caratteristiche di ermeticit sono meno valide, principalmente per il fatto che i cicli termici a cui il contenitore sottoposto durante il suo funzionamento determinano sollecitazioni meccaniche a causa del diverso valore del coefficiente di dilatazione termica della plastica e del materiale metallico con cui sono realizzati i piedini: questo pu causare micro-distacchi tra i piedini e il corpo del contenitore, con conseguente possibilit di infiltrazioni di gas (come il vapore acqueo) o di contaminanti verso linterno. Grazie al vantaggio della loro economicit, i contenitori plastici sono attualmente di gran lunga quelli pi utilizzati per la produzione di volume, tranne che per applicazioni particolari, ad esempio per quelle che necessitano di alta affidabilit (applicazioni hi-rel). La plastica del contenitore, che direttamente a contatto con la piastrina, ha un coefficiente di dilatazione termica molto superiore a quello del silicio. Quando il contenitore viene raffreddato dopo lo stampaggio, si determina una sollecitazione meccanica molto elevata sulla piastrina (la pressione sulla piastrina pu arrivare fino a un migliaio di atmosfere). Questo fenomeno deve essere tenuto in conto nella formulazione delle plastiche per questo tipo di applicazioni. Per ovviare a tale problema, sono stati sviluppati contenitori plastici prestampati (premolded), che si possono considerare in pratica l'equivalente plastico del contenitore ceramico: la piastrina viene assemblata su una base di materiale plastico prestampato, che porta in superficie le piazzole per il die attach e il wire bonding, dopo di che il contenitore viene sigillato. Questi contenitori non hanno per trovato successo industriale, soprattutto a causa della resa di assemblaggio non soddisfacente. Per quanto riguarda i contenitori sia plastici, sia ceramici, per montaggio a inserzione (insertion mount technology, IMT), il tipo pi diffuso senz'altro il dual-in-line package (DIP o DIL, che ha i piedini disposti in fila sui due lati lunghi), anche se esiste una grande variet di contenitori per IMT (ad esempio il single-in-line package, SIP, che ha i piedini disposti su una singola fila, e lo zig-zag-in-line package, ZIP), sia per dispositivi di segnale, sia per dispositivi di potenza. Questi ultimi presentano una bassa resistenza termica grazie alla presenza di anime metalliche che consentono levacuazione del calore dalla piastrina verso lambiente, e spesso prevedono la possibilit dellapplicazione di un dissipatore. Per consentire la presenza di un numero molto elevato di piedini sono stati sviluppati contenitori detti pin grid array (PGA, che esistono sia in versione ceramica, sia in versione plastica), nei quali i piedini sono presenti su tutta una faccia del contenitore, anzich soltanto sulla sua periferia.

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Fig. 3.3 Singola frame di un contenitore plastico dual-in-line a 28 piedini. Attualmente, i contenitori di gran lunga pi utilizzati (tranne che per applicazioni di potenza) sono quelli per tecnologia di montaggio superficiale (surface mount technology, SMT). Tra questi si possono citare i flat package (molto diffuso il quad flat package, QFP, contenitore plastico con i piedini disposti in fila sui quattro lati), i chip carrier (CC, che sono di tipo quad), di cui esistono sia versioni leaded di tipo plastico (plastic leaded chip carrier, PLCC, o quad J-leaded package, QJP, in cui i terminali sono veri e propri piedini, adatti al montaggio superficiale), sia versioni leadless di tipo ceramico (ceramic leadless chip carrier, LCC, in cui i terminali si presentano sostanzialmente come semplici placcature in corrispondenza delle terminazioni delle piste annegate nella base del contenitore), gli small outline package (SOP, contenitori plastici di tipo dual-in-line), i surface vertical-mount package (SVMP, contenitori plastici che hanno i piedini disposti su una singola linea), i ball grid array (BGA, che costituiscono in pratica la versione per SMT dei pin grid array, ed esistono sia in versione plastica, sia in versione ceramica; i piedini sono costituiti da sferette di lega saldante distribuite su una faccia del contenitore), etc. Il numero di piedini di un contenitore molto variabile a seconda dei casi: tipicamente pu andare da 8 a 64 per i contenitori DIP, e pu raggiungere valori superiori per gli altri (esistono chip carrier con pi di 200 piedini, flat package con pi di 300 piedini, PGA con pi di 400 piedini e BGA con un numero ancora superiore di piedini). Il passo standard tipico dei piedini pari a 2,54 mm (100 mil) e a 1,78 mm (70 mil) per i contenitori per IMT, e a 1,27 mm (50 mil) per i contenitori per SMT convenzionali, anche se sono ormai in uso contenitori per SMT con passo ridotto, pari a 635 m (25 mil), 600 m, 500 m e anche a valori inferiori (fino a 300 m). Anche per quanto riguarda lo spessore del contenitore, si assiste a una continua riduzione: dallo spessore standard dei contenitori DIP, pari a 3,6 mm, si arrivati a uno spessore di 0,6 mm, e la tendenza verso un ulteriore decremento.

3.3 Uso di piastrine nude e di piastrine premontate

Talvolta, le piastrine vengono utilizzate senza contenitore, cio a piastrina nuda (chip on board, COB). La saldatura della piastrina sul substrato di utilizzo e le connessioni tra gli opportuni punti siti su questo e i pad presenti sulla piastrina vengono eseguite direttamente da parte dellazienda utilizzatrice, con tecniche e materiali analoghi a quelli utilizzati dalle aziende produttrici di circuiti integrati per la chiusura della piastrina nel contenitore, ad esempio di tipo ceramico. Limpiego della piastrina senza il contenitore consente vantaggi dal punto di vista della miniaturizzazione e della minimizzazione degli elementi parassiti (resistenze,

55

capacit, induttanze), con conseguenti benefici in termini di prestazioni (in particolare velocit, consumo di potenza, accoppiamenti indesiderati tra segnali). Per potere utilizzare questa tecnologia, per, occorre la disponibilit, da parte dell'utilizzatore, di tecnologie sofisticate, del tipo di quelle impiegate dal produttore di silicio per l'assemblaggio del dispositivo nel contenitore. Unalternativa alla tecnologia chip on board, sviluppata per consentire lassemblaggio di circuiti integrati non chiusi nel loro contenitore (e, quindi, di beneficiare dei vantaggi connessi) senza la necessit di disporre delle relative sofisticate tecnologie di assemblaggio, quella della piastrina premontata. In questo caso, la piastrina non dotata di un vero e proprio contenitore, ma di una struttura che facilita il successivo assemblaggio da parte dell'utilizzatore. Tra le tecniche di assemblaggio a piastrina premontata sono particolarmente interessanti le seguenti. - Tecnologia flip chip (a piastrina rovesciata), introdotta negli anni 60 col nome di controlled collapse chip connection, C4). Questa tecnologia prevede la realizzazione di protuberanze (dette bump) di forma approssimativamente semisferica di lega saldante stagno-piombo al di sopra dei pad (per garantire la compatibilit tra i materiali, al di sopra dellalluminio dei pad viene prima depositata una metallizzazione multipla, ad esempio di cromo, rame e oro). Dopo il collaudo e la suddivisione della fetta nelle singole piastrine, queste vengono assemblate sul substrato di utilizzo a faccia in gi: la piastrina viene posizionata in modo che i suoi bump di lega saldante si trovino esattamente in corrispondenza delle piazzole, predisposte sul substrato, dove devono essere connessi. La temperatura viene quindi innalzata in modo da ottenere la saldatura per rifusione. In alternativa, la saldatura tra i bump e le aree di connessione del substrato pu venire ottenuta per termocompressione. La tecnologia flip-chip (che appartiene alla categoria delle tecniche di face bonding) richiede una lavorazione pi complessa della fetta e, come le altre tecniche di face bonding, porta a una resistenza termica superiore rispetto alle tecnologie convenzionali (infatti, il substrato della piastrina non collegato termicamente al substrato di utilizzo). Inoltre, non possibile unispezione visiva dei giunti di saldatura. La tecnica flip-chip permette per di posizionare i pad in qualsiasi posizione della piastrina, con benefici in termini sia di densit di interconnessione, sia di prestazioni elettriche. Queste ultime vengono migliorate anche perch la lunghezza dei collegamenti tra pad e substrato minimizzata, il che minimizza gli elementi parassiti. - Tecnologia beam lead (a conduttore portante). Con questa tecnologia, sulla piastrina vengono depositate piste in oro che partono dai pad e fuoriescono dalla superficie attiva della piastrina stessa, ortogonalmente alla scribing lane (prima della deposizione delle piste in oro, al di sopra dei pad viene eseguita una metallizzazione multipla ad esempio Ti pi Pd). Le piste in oro vengono usate dallutilizzatore per eseguire le interconnessioni tra piastrina (che viene montata a faccia in gi, ed quindi di tipo face bonding) e substrato di utilizzo, e costituiscono pure la struttura di sostegno meccanico della piastrina. La saldatura delle piste in oro al substrato di utilizzo pu venire eseguita con tecnica ultrasonica o termosonica. La suddivisione della fetta per ottenere le singole piastrine viene eseguita mediante attacco chimico: per questo motivo, lo spessore della fetta viene ridotto (wafer thinning) prima di procedere alla suddivisione. La larghezza della scribing lane pi elevata rispetto al caso in cui sono previste le normali tecnologie di assemblaggio.

56

- Tecnologia tape automated bonding, TAB (collegamento automatizzato a nastro). Questa tecnologia prevede la disponibilit di telaietti metallici (tipicamente di rame, placcato in oro o in stagno) ricavati per fotoincisione su un nastro di materiale polimerico (in genere una resina poliimmidica). Il nastro presenta lungo i due bordi fori per la sua movimentazione da parte di una ruota dentata (da questo punto di vista, esso analogo a una pellicola fotografica o cinematografica). I telaietti fotoincisi sono presenti sul nastro per tutta la sua lunghezza. Sui pad della piastrina vengono depositati bump di oro, che vengono poi collegati (generalmente per saldatura a termocompressione, o per saldatura con lega eutettica stagno/oro) ai terminali del telaietto. Dopo che sono state eseguite queste saldature (inner bonding), su tutta la lunghezza del nastro risultano disponibili, uno accanto laltro, i dispositivi premontati. Questi verranno poi assemblati sul substrato di utilizzo distaccando dal nastro il telaietto con la piastrina, posizionandolo sul substrato di utilizzo e saldando (in genere simultaneamente) alle opportune piazzole presenti su questultimo tutti i terminali esterni del telaietto stesso (outer bonding). Come nel caso dellassemblaggio in tecnologia flip-chip, anche nel caso dellassemblaggio in tecnologia tape automated bonding i pad del circuito integrato possono essere disposti in qualsiasi posizione della piastrina. Va puntualizzato che l'utilizzo pi diffuso dei circuiti integrati comunque quello con contenitore. anzi da sottolineare che tecnologie come quella flip-chip e quella tape automated bonding sono anche utilizzate per la chiusura della piastrina in opportuni contenitori.

3.4

Moduli multichip

Esiste anche la possibilit di chiudere pi piastrine allinterno di un unico contenitore (modulo multichip, o multichip module, MCM). Questo approccio consente di ridurre i problemi legati alle interconnessioni su scheda, ottenendo pertanto miglioramenti in termini di miniaturizzazione, velocit, consumo di potenza, affidabilit, accoppiamenti indesiderati tra segnali, etc., e di sfruttare al meglio le possibilit offerte da differenti tecnologie di integrazione. Nello stesso MCM si possono infatti chiudere sia circuiti integrati fabbricati con la stessa tecnologia (ad esempio pi circuiti integrati in tecnologia CMOS), sia circuiti integrati con tecnologie differenti su substrati dello stesso materiale (ad esempio circuiti integrati in tecnologia CMOS e circuiti integrati in tecnologia bipolare, tutti ottenuti su substrato in silicio), sia circuiti integrati fabbricati su substrati di materiale diverso (ad esempio circuiti integrati su silicio e circuiti integrati su arseniuro di gallio).

3.5

Maneggiamento dei circuiti integrati

I circuiti integrati, in particolar modo quelli fabbricati in tecnologia MOS, sono sensibili (fino al punto da poter venire distrutti) allapplicazione, ai loro piedini, di scariche elettrostatiche (electrostactic discharge, ESD) e di sovrasollecitazioni elettriche

57

(electrical overstress, EOS).17 In particolare, scariche elettrostatiche o sovrasollecitazioni di valore eccessivo possono provocare danni irreparabili alle giunzioni e/o agli ossidi connessi ai piedini stessi. Per questo motivo, nella quasi totalit dei casi, i circuiti integrati contengono al loro interno dispositivi di protezione atti a limitare le conseguenze di tali fenomeni. Il rischio dei danni dovuti al verificarsi di scariche elettrostatiche impone per una serie di precauzioni durante il maneggiamento dei circuiti integrati e, pi in generale, dei componenti a semiconduttore ritenuti sensibili a questo fenomeno, sia in fase di spedizione, sia in fase di assemblaggio degli stessi allinterno di apparati elettronici. Normalmente, i contenitori (stecche, borse, etc.) utilizzati per il trasporto dei dispositivi sono in materiale antistatico o, meglio, conduttivo (si usano in genere plastiche conduttive). Occorre evitare, inoltre, che il corpo degli operatori si carichi elettricamente e determini quindi scariche sui componenti durante il loro maneggiamento. Spesso, pertanto, gli operatori lavorano con cinghiette conduttive legate o a un polso o a una caviglia, in modo che queste possano scaricare allaltro capo cui sono collegate (la massa) leventuale carica presente sul corpo degli operatori stessi. I banchi di lavoro e il pavimento sono spesso ricoperti di una gomma conduttiva. Esistono inoltre grembiuli e abiti tessuti con materiale opportuno (ad esempio poliestere e cotone con aggiunta di fibra di acciaio - ~1% - o di fibra di carbonio), che assicurano la scarica a terra di tutta leventuale elettricit statica presente sul corpo degli operatori. Talvolta, infine, le cariche statiche vengono rimosse mediante ionizzazione (ottenuta con scariche elettriche ad alta tensione) del flusso di aria inviato ai banchi di lavoro. Il rischio dei danni dovuti allapplicazione di sovrasollecitazioni elettriche di valore eccessivo richiede, in certi casi, opportune precauzioni dal punto di vista applicativo.

17

Le scariche elettrostatiche si verificano quando un conduttore elettricamente carico viene posto in vicinanza di un corpo scarico o caricato con polarit opposta. Le sovrasollecitazioni elettriche sono dovute allapplicazione, anche transitoria, di tensioni di valore eccessivo.

58

4. Tecnologie di integrazione su silicio

4.1 Introduzione

Esistono due tipi fondamentali di tecnologie per la fabbricazione dei circuiti integrati su silicio, cio la tecnologia MOS e la tecnologia bipolare. Esse si distinguono tra loro per il componente attivo di base utilizzato per realizzare i circuiti (che , rispettivamente, il transistore MOS e il transistore bipolare). Esistono inoltre tecnologie miste, che integrano entrambi i tipi di componenti attivi sulla stessa piastrina. La tecnologia di integrazione bipolare stata la prima a essere sviluppata, ma la tecnologia MOS si affermata, negli ultimi due-tre decenni, come quella nettamente dominante, per i motivi che saranno evidenziati nel seguito. Per questa ragione parleremo in primo luogo della tecnologia MOS, e vedremo successivamente quella bipolare.

4.2

Tecnologia di integrazione MOS

Nei circuiti integrati con la tecnologia MOS il componente attivo di base il transistore a effetto di campo metallo-ossido-semiconduttore (metal-oxidesemiconductor field effect transistor, MOSFET), spesso detto pi semplicemente transistore MOS.

CP

a)

silicio po licristallino

G D S

o ssido di silicio

CP

n+

n+

p+

p (substrato o w ell)

b)

Fig. 4.1 Transistore MOS a canale n e regione drogata per il contatto di polarizzazione del substrato p (vista schematica; le dimensioni non sono in scala): a) topologia superficiale; b) sezione verticale (S = source; G = gate; D = drain; CP = contatto di polarizzazione). Come illustrato schematicamente in Figura 4.1, questo transistore costituito da due regioni ugualmente drogate, dette rispettivamente source e drain, tra loro fisicamente isolate ma generalmente vicine, separate mediante una regione detta

59

canale (channel), avente drogaggio di tipo opposto alle precedenti, al di sopra della quale posto, essendo da essa isolato da uno strato di dielettrico assai sottile, un elettrodo di materiale conduttore, che prende il nome di gate. Il substrato su cui sono formate le regioni di drain e di source e la cui regione superficiale costituisce il canale viene detto body, o bulk (il termine bulk indica il materiale massivo). A seconda del tipo di drogaggio delle regioni si distinguono il transistore MOS a canale n (o NMOS: drain e source drogati n e substrato drogato p, come mostrato in Figura 4.1) e il transistore MOS a canale p (o PMOS: drain e source drogati p, substrato drogato n). Un transistore MOS del tipo ad arricchimento (enhancement) se, quando il gate alla stessa tensione del source e del body, il percorso elettrico tra drain e source risulta interrotto (e, quindi, il transistore spento), e del tipo a svuotamento (depletion) in caso contrario. In condizioni di normale funzionamento, le regioni di source e di drain di un transistore sono entrambe polarizzate inversamente rispetto al body, per cui i transistori MOS sono strutture autoisolanti. Ci rende questi componenti particolarmente adatti all'integrazione, in quanto si pu utilizzare un unico substrato per tutti i transistori della medesima polarit senza dovere aggiungere strutture apposite per il loro isolamento. Lelettrodo di gate dei transistori viene realizzato mediante silicio policristallino, che viene fortemente drogato in modo da risultare sostanzialmente assimilabile a un conduttore (processi a gate di silicio, o silicon gate). Da qualche decennio, il silicio policristallino (polycristalline silicon, generalmente detto silicio poly o, pi semplicemente, poly) ha sostituito lalluminio, che veniva originariamente usato come metallo per lelettrodo di gate (tecnologie metal gate). Industrialmente, possono venire prodotti tanto circuiti integrati che contengono transistori MOS di una sola polarit quanto circuiti che contengono sia transistori NMOS, sia transistori PMOS (circuiti integrati in tecnologia MOS complementare, o complementary MOS, CMOS). La tecnologia CMOS ha per soppiantato totalmente la tecnologia NMOS (cio la tecnologia in cui sono presenti soltanto transistori di tipo NMOS) che, a sua volta, era la tecnologia dominante nella prima met degli anni Ottanta (il successo della tecnologia NMOS rispetto alla tecnologia PMOS, nella quale sono presenti soltanto transistori PMOS, era stato determinato dalle migliori caratteristiche elettriche dei transistori NMOS rispetto ai transistori PMOS, in particolare dal fatto che la mobilit degli elettroni pi elevata di quella delle lacune). Ovviamente, per potere allocare nello stesso circuito integrato sia transistori NMOS, sia transistori PMOS, mentre i transistori di una polarit possono essere direttamente fabbricati sul substrato costituito dalla fetta, per i transistori dell'altro tipo necessario costruire un substrato locale, detto sacca, o well, avente drogaggio di tipo opposto rispetto a quello della fetta di partenza. Si sono industrialmente affermati tanto processi in tecnologia CMOS che partono da fette drogate n (in cui sulla fetta vengono fabbricati direttamente i transistori PMOS, mentre i transistori NMOS hanno bisogno di un substrato locale di tipo p: processi pwell), quanto processi in tecnologia CMOS che partono da fette drogate p (processi n-well). Storicamente sono stati sviluppati e industrializzati per primi i processi p-well e successivamente quelli n-well. Attualmente, i processi n-well sono nettamente dominanti. In Figura 4.2 mostrato lo schema concettuale della sezione trasversale di un invertitore CMOS realizzato in tecnologia n-well.

60

V SS

IN

OUT

V DD

CP p+

G S n+

D n+

G D p+ n-w ell p+ S

CP n+

substrato p

Fig. 4.2 Schema concettuale della sezione trasversale di un invertitore CMOS in tecnologia n-well (vista schematica; le dimensioni non sono in scala): S = source; G = gate; D = drain; CP = contatto di polarizzazione.
4.2.1 Processo di fabbricazione in tecnologia CMOS n-well

In questo paragrafo vedremo schematicamente la sequenza dei passi fondamentali del processo di base di fabbricazione dei circuiti integrati in tecnologia CMOS. Infatti, come stato evidenziato nel paragrafo precedente, questi processi hanno soppiantato i processi di fabbricazione di tipo NMOS. Inoltre, i processi in tecnologia CMOS sono in linea generale pi complessi di quelli in tecnologia NMOS, dato che con essi si realizzano transistori MOS di entrambe le polarit. Almeno in linea di principio, anzi, si pu pensare che un processo in tecnologia NMOS sia analogo a un processo CMOS n-well, con la differenza che in esso non vengono realizzati n i transistori a canale p n il well di tipo n per questi necessario. per da sottolineare che questa una schematizzazione valida solo in linea di principio, in quanto ogni processo di fabbricazione richiede unattenta ottimizzazione di ciascun passo elementare e, in realt, non pensabile potere passare da un processo CMOS n-well a un processo NMOS semplicemente eliminando alcuni passi di fabbricazione.
4.2.1.1 Flusso di processo di base

Dato che, come detto, attualmente i processi di fabbricazione in tecnologia CMOS pi diffusi sono quelli di tipo n-well, ritieniamo opportuno fornire il flusso produttivo di un processo di questo tipo, naturalmente con gate in silicio policristallino (Figura 4.3). Inoltre, la descrizione sar riferita a un processo di base di tipo convenzionale, cio a un processo in tecnologia con isolamento ottenuto mediante ossido e impiantazione di campo. Per semplicit, nella figura si rappresentato un processo con un singolo livello di metallizzazione (a livello di illustrazione, gli altri livelli di metallizzazione si possono pensare ottenuti ripetendo passi come quelli indicati come n e o). Per motivi di semplicit grafica, inoltre, non sono rappresentati i contatti metallici degli elettrodi di gate e quelli delle zone di well e di substrato (che, in un circuito integrato, devono sempre essere presenti, al fine di polarizzare correttamente le rispettive regioni). Il processo di fabbricazione in tecnologia CMOS n-well a gate di silicio viene condotto su fette di silicio drogato p aventi orientazione cristallografica <100> (si veda paragrafo 4.2.2.1) e resistivit scelta in funzione delle caratteristiche dei componenti che si vogliono ottenere sul circuito. Una resistivit bassa d luogo a giunzioni che hanno un elevato valore di capacit parassita, mentre una resistivit 61

elevata porta a una maggior facilit di innesco dell'indesiderato fenomeno del latchup. Questo un fenomeno distruttivo, dovuto alla presenza di transistori

ossido di silicio

sub strato p

a)

resist

fosforo o arsenico

-------------

sub strato p

b)

sub strato p

n-well

c)

nitruro di silicio

sub strato p

n-well

d)

fosforo o arsenico

- sub strato p

n-well

- -

e)

Fig. 4.3 Flusso produttivo di un processo di fabbricazione in tecnologia CMOS nwell a gate di silicio (rappresentazione schematica; le dimensioni non sono in scala): a) ossidazione iniziale; b) impiantazione di well; c) diffusione di well; d) deposizione e definizione del nitruro di silicio; e) impiantazione di isolamento n di campo; (continua)

62

b oro

+++ +++ sub strato p

- n-well

- -

f)

sub strato p

n-well

g)

sub strato p

n-well

h)

b oro o arsenico

sub strato p

n-well

i)

silicio p olicristallino

sub strato p

n-well

j)

sub strato p

n-well

k)

Fig. 4.3 (segue) f) impiantazione di isolamento p di campo; g) ossidazione di campo e diffusione di isolamento; h) ossidazione di gate; i) impiantazione per la regolazione delle tensioni di soglia dei transistori (una o pi di una; selettiva o non selettiva); j) deposizione e drogaggio del silicio policristallino; k) definizione del silicio policristallino; (continua)

63

b oro

++

++

sub strato p

n-well

l)

arsenico

--

--

p+

p+

sub strato p

n-well

m)

ossido di silicio dep osto

n+

n+

p+

p+

sub strato p

n-well

n)

alluminio

n+

n+

p+

p+

sub strato p

n-well

o)

p assivazione finale

n+

n+

p+

p+

sub strato p

n-well

p)

Fig. 4.3 (segue) l) impiantazione per drogaggio delle aree attive p+; m) impiantazione per drogaggio delle aree attive n+; n) deposizione dellossido di silicio intermedio e apertura delle finestre di contatto; o) deposizione dellalluminio e sua definizione; p) deposizione della passivazione finale e apertura dei pad.

64

bipolari parassiti npn e pnp che condividono tra loro (in modo incrociato) le regioni di base e di collettore, costituendo cos veri e propri tiristori. In condizioni normali, questi transistori parassiti sono spenti; quando vengono attivati, tipicamente a causa di sovratensioni positive o negative, innescano il fenomeno del latch-up, che porta al malfunzionamento e, tipicamente, alla rottura del circuito integrato. Valori tipici di resistivit delle fette vanno da pochi cm a qualche decina di cm. Dopo una leggera ossidazione superficiale su tutta la fetta (a), vengono realizzate le well n, tramite impiantazione ionica di fosforo o arsenico, resa selettiva da uno strato di resist opportunamente mascherato (b), e seguita da drive-in (c): la profondit di giunzione della regione di well in genere di qualche m. Vengono quindi definite le cosiddette aree attive, cio le aree in cui verranno fabbricati i transistori e le regioni drogate n+ o p+. Questa definizione viene ottenuta mediante deposizione di uno strato di nitruro di silicio, che viene poi mascherato e attaccato (d): come vedremo, le regioni coperte da nitruro sono quelle attive. In genere, a questo punto vengono eseguite una o due operazioni di impiantazione ionica per innalzare il drogaggio superficiale delle regioni di n-well e quello del substrato p: tipicamente, si impianta arsenico nel primo caso (e) e boro nel secondo (f); queste operazioni vengono dette impiantazioni di isolamento, in quanto servono per migliorare l'isolamento tra i transistori che verranno realizzati (esse vengono anche chiamate impiantazioni di campo, in quanto sono eseguite nella regione che fa da sfondo alle regioni attive e che, per questo motivo, viene detta campo, o field). Viene quindi eseguita (g) l'ossidazione superficiale delle regioni non protette dal nitruro (quest'ultimo impedisce infatti le reazioni che portano all'ossidazione, dato che risulta impermeabile allagente ossidante), ottenendo uno strato di ossido di alcune migliaia di (ossido di campo); nel contempo, si esegue pure la diffusione degli atomi precedentemente impiantati per migliorare l'isolamento. Dopo la rimozione del nitruro e del sottile strato di ossido esistente sulle aree attive, viene accresciuto lo strato di ossido di gate (h), che assai sottile (anche meno di 100 nei processi moderni). Questo il dielettrico che separer il canale dall'elettrodo di gate: il suo spessore e le sue caratteristiche sono quindi di importanza fondamentale per il corretto funzionamento dei transistori MOS del circuito. Se necessario, vengono eseguite attraverso l'ossido di gate una o pi operazioni di impiantazione ionica (i; in genere si impiantano arsenico e/o boro) per alterare il drogaggio superficiale nelle regioni di canale allo scopo di modificare le tensioni di soglia dei transistori NMOS e/o dei transistori PMOS per portarle ai valori ottimali (low voltage shift). Queste operazioni di impiantazione possono essere rese selettive tramite la deposizione e la successiva mascheratura di uno strato di resist, oppure essere condotte su tutti i transistori della fetta, a seconda dei casi. Viene poi deposto uno strato di silicio policristallino (j; spessore tipico: qualche migliaio di ), che viene drogato n+ perch raggiunga un basso valore di resistivit. Questo strato viene quindi mascherato e attaccato, per ottenere gli elettrodi di gate e le piste di interconnessione in silicio policristallino (k). Vengono poi eseguite due operazioni selettive di drogaggio (l, m) per realizzare le regioni di source e di drain dei transistori NMOS e PMOS e le eventuali interconnessioni in regioni n+ o p+. Nei processi moderni, questi drogaggi vengono ottenuti con impiantazione ionica, rispettivamente di arsenico e di boro (in tal modo si ottengono giunzioni poco profonde, con vantaggi in termini di densit di integrazione e di prestazioni in frequenza). Questi drogaggi possono peraltro venire ottenuti anche con le tradizionali operazioni di diffusione (predeposizione o impiantazione e successivo drive-in), usando rispettivamente fosforo o arsenico e boro. da osservare che, a confine con il canale, le geometrie delle regioni di source e di drain dei transistori

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vengono definite automaticamente dall'elettrodo di gate, che protegge la regione sottostante (cio la regione di canale) dal drogaggio. Questo autoallineamento delle regioni di source e drain rispetto all'elettrodo di gate rappresenta il vantaggio pi importante della tecnologia MOS a gate di silicio. Lautoallineamento alla base del successo della tecnologia MOS a gate di silicio rispetto a quella a gate di alluminio (che, come gi accennato, stata abbandonata da lungo tempo), grazie in particolare alla maggiore densit di integrazione e alle superiori prestazioni in velocit ottenibili.18 Come indicato in figura, la selettivit del drogaggio tra regioni n+ e regioni p+ viene ottenuta con resist mascherato. Viene poi deposto uno strato di dielettrico, che isola le zone sottostanti dalla metallizzazione che verr successivamente deposta. Il dielettrico di isolamento costituito da ossido di silicio (silicon glass) o da due strati sovrapposti di ossido di silicio e ossido di silicio drogato con fosforo o con fosforo e boro (spessore tipico: qualche migliaio di ). Nelle tecnologie tradizionali, la successiva metallizzazione, che realizza le interconnessioni, in alluminio (tipicamente in lega con bassissima percentuale di silicio o silicio e rame; spessore tipico: da qualche migliaio di a 1 m). Prima della deposizione dell'alluminio, vengono aperte nel dielettrico (n) opportuni fori (finestre) per permettere, ove richiesto, il contatto tra l'alluminio stesso e le regioni sottostanti di silicio drogato n+ o p+ o di silicio policristallino. Dopo la definizione dell'alluminio (o) con le consuete operazioni di mascheratura e successivo attacco, viene eseguita la sinterizzazione, o lega, dell'alluminio col silicio (trattamento termico a temperatura compresa tra 400 C e 500 C), necessaria per conferire un basso valore di resistenza ai contatti alluminio-silicio. Per fornire protezione al circuito cos fabbricato rispetto agli agenti contaminanti e corrosivi presenti nell'ambiente, viene poi deposto uno strato finale di isolante detto di passivazione (p; spessore tipico: molte migliaia di ). Questo strato formato da ossido di silicio o nitruro di silicio (possono eventualmente venire deposti due strati sovrapposti di tali sostanze); l'ossido di silicio spesso drogato con fosforo. Nello strato di passivazione vengono infine aperte (con mascheratura e attacco) le finestre per consentire l'accesso dal mondo esterno alle opportune piazzole (pad) di metallo presenti nel dispositivo che, come evidenziato nel capitolo 3, verranno utilizzate sia in fase di collaudo su fetta, sia per eseguire i collegamenti per le interconnessioni coi piedini del circuito integrato. Come gi stato accennato e sar evidenziato nel paragrafo 4.2.1.2, nei processi moderni sono normalmente usati livelli multipli di metallizzazione: questi sono ovviamente deposti e definiti prima della deposizione dello strato di passivazione finale. Il processo termina con la finitura del retro, che dipende sia dal tipo di processo, sia dal contenitore in cui verranno chiusi i dispositivi. Un tipo di finitura prevede la lappatura e/o l'attacco chimico del retro. Un altro tipo di finitura (pi utilizzato per i processi NMOS che per quelli CMOS) prevede la deposizione di un sottile strato di oro sul retro della fetta seguita da un'operazione di lega dell'oro col silicio. 4.2.1.2 Passi di processo addizionali Nei processi di fabbricazione dei circuiti integrati utilizzati industrialmente vengono in genere eseguiti, oltre a quelli appena visti, anche alcuni altri passi di lavorazione, al fine di migliorare determinate caratteristiche dei dispositivi o di aumentare la densit di integrazione. Tali passi portano a una maggiore complessit del processo e quindi a un aumento del costo di fabbricazione delle fette. Tra questi passi sono
18

Vale la pena sottolineare che, nel funzionamento, la capacit tra gate e drain viene amplificata per effetto Miller.

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particolarmente significativi i seguenti. - Uso di multipli livelli di metallizzazione. Questo approccio (che attualmente, in pratica, impiegato in tutti i processi di fabbricazione in tecnologia CMOS) permette di aumentare gli strati di metallo destinati a realizzare le interconnessioni, incrementando cos la densit di integrazione dei circuiti. Ovviamente, prima della deposizione di ciascun livello di metallizzazione, necessario deporre uno strato di dielettrico (detto dielettrico interlivello, interlevel dielectric, ILD) e praticare in esso i fori richiesti per assicurare i contatti tra livelli adiacenti di metallizzazione (questi contatti vengono definiti contatti di via o, pi semplicemente, via). In genere, il dielettrico interlivello fondamentalmente ossido di silicio deposto (a bassa temperatura), anche se stato proposto pure luso di materiale organico (poliimmidico). Al fine di ridurre la capacit parassita delle linee di interconnessione metallica (e di ridurre, quindi, i ritardi di propagazione dei segnali), sono allo studio dielettrici a bassa permettivit relativa (low-k dielectric). - Uso di due livelli di silicio policristallino. Questo approccio utilizzato in molti processi, ad esempio per la realizzazione di celle di memoria non volatile di tipo EPROM (electrically programmable read-only memory) o EEPROM (electrically erasable programmable read-only memory; tra queste memorie hanno oggigiorno grandissimo rilievo le memorie Flash), o di condensatori dalle ottime caratteristiche necessari per applicazioni analogiche (le armature dei condensatori sono realizzati mediante i due livelli di silicio policristallino, che sono tra loro separati da dielettrico, tipicamente ossido di silicio). - Per evitare l'insorgere di fenomeni parassiti che portano al degrado delle caratteristiche dei transistori quando questi sono sottoposti a tensioni eccessivamente elevate, si realizzano transistori nei quali alla parte terminale della regione di drain (cio quella a contatto con il canale), ed eventualmente anche a quella della regione di source, viene fornito un drogaggio meno pesante, al fine di ridurre entro limiti di sicurezza il valore del campo elettrico all'interfaccia tra canale e drain. A tale scopo sono in uso diverse tecniche (lightly doped drain, che decisamente la pi impiegata, drain extension, etc). - Nelle tecnologie ad altissima densit di integrazione, al fine di ridurre i ritardi di propagazione dei segnali dovuti egli effetti RC (resistenza-capacit) delle linee di interconnessione lunghe e strette in silicio policristallino, a quest'ultimo (tanto per la realizzazione delle interconnessioni quanto per quella degli elettrodi di gate dei transistori) viene sovrapposto uno strato di metallo refrattario o, pi comunemente, di un loro siliciuro (silicide; ad esempio, siliciuro di cobalto, di tungsteno, di titanio, di tantalio, di platino, di molibdeno). Lo strato addizionale ha un valore di resistivit molto pi basso rispetto al sottostante strato di silicio policristallino che, di fatto, risulta cortocircuitato. Lo strato di silicio policristallino comunque necessario: una delle ragioni fondamentali che a contatto con lossido di gate dei transistori MOS sia presente silicio, che cos forma il gate dei transistori stessi. - In molti processi, inoltre, analogamente a quanto avviene per il silicio policristallino, anche la resistivit delle regioni monocristalline drogate n+ e p+ viene ridotta mediante la realizzazione di uno strato di siliciuro di materiale refrattario (il processo produttivo prevede lautoallineamento automatico del siliciuro ai bordi delle regioni di source e drain, per cui questo siliciuro viene in genere definito selfaligned silicide, o salicide, saliciuro). - Formazione dei contatti sepolti, o contatti diretti (buried contact) tra regione attiva e silicio policristallino. Questi contatti erano utilizzati assai largamente nei processi NMOS per aumentare la densit di integrazione, in quanto evitano la necessit di eseguire contatti con la metallizzazione per collegare tra loro una regione attiva e una di silicio policristallino. Attualmente essi sono molto meno usati nei processi 67

CMOS.

4.2.2 Considerazioni sui processi di fabbricazione in tecnologia MOS 4.2.2.1 Interfaccia tra silicio e ossido di silicio

Uno dei punti pi importanti nella tecnologia MOS lottenimento di un ossido di gate di adeguata qualit. Se si considera, in particolare, il meccanismo di funzionamento di un transistore MOS, si capisce che occorre garantire un eccellente livello qualitativo allinterfaccia tra lossido di gate e il silicio monocristallino che costituisce la regione di canale. Limpiego di fette di silicio con orientazione cristallografica <100> minimizza il numero di legami non compensati alla superficie del silicio e, quindi, la densit di stati superficiali. La realizzazione dellossido di gate per mezzo dellossidazione termica consente la minimizzazione di legami residui non compensati alla superficie e, pertanto, uninterfaccia ottimale tra silicio e ossido. Lo stesso discorso vale per lossidazione di campo, ottenuta al di sopra del silicio che deve formare le zone di isolamento tra regioni drogate con la stessa polarit (anche in questo caso, infatti, si ha un transistore MOS: per il corretto funzionamento del circuito, questo deve essere sempre tenuto in zona di spegnimento).
4.2.2.2 Considerazioni sui contatti

Un buon contatto tra silicio e alluminio deve essere ohmico: esso cio deve seguire la legge di Ohm (naturalmente con valore di resistenza adeguatamente basso) per tensioni di entrambe le polarit, ossia deve essere un contatto non rettificante. Per il silicio drogato p si ha un buon contatto ohmico se il drogaggio superiore a 1016 atomi/cm3. Per il silicio drogato n, se non si ha un drogaggio pesante si forma un diodo metallo-semiconduttore (o diodo Schottky): quindi necessario drogare pesantemente la regione n nella zona in cui essa deve essere contattata dallalluminio, al fine di ottenere la caratteristica ohmica desiderata. Come precedentemente mostrato in Figura 4.2, in un circuito integrato CMOS vengono realizzate regioni drogate per i contatti di polarizzazione sia per il substrato sia per i(l) well. In Figura 4.1 mostrata anche la topologia superficiale di un transistore MOS a canale n e di un contatto di polarizzazione di substrato. Ottimi contatti di polarizzazione sono indispensabili per il buon funzionamento del circuito e per ridurre il rischio del latch-up.

4.2.2.3 Considerazioni sulla metallizzazione

Metallizzazione in alluminio Il metallo usato tradizionalmente per realizzare le interconnessioni lalluminio. Esso presenta infatti i seguenti vantaggi: basso costo; lavorabilit in termini di deposizione e attacco relativamente buona; bassa resistivit ( = ~2.7 cm a 300 68

K per il materiale bulk a temperatura ambiente); elevata reattivit, che consente di realizzare buoni contatti con il silicio opportunamente drogato. I contatti tra alluminio e silicio soffrono del fatto che, alla temperatura a cui viene effettuata la lega tra questi due materiali alla fine della lavorazione della fetta, la diffusione del silicio nellalluminio eccessiva. Questo pu causare i cosiddetti spike di lega (lalluminio penetra nei punti da cui il silicio diffuso). Se il contatto relativo a una regione che forma una giunzione p-n con il silicio sottostante, questi spike possono cortocircuitare la giunzione stessa. Nei vecchi processi questo problema veniva risolto o, almeno, attenuato aggiungendo una piccola percentuale di silicio (nellordine dell1%) allalluminio durante la sua deposizione. La riduzione della profondit di giunzione delle regioni drogate ha per reso insufficiente questo accorgimento, per cui attualmente vengono impiegati metalli di barriera tra il silicio e lalluminio, al fine di evitare la diffusione del primo nel secondo. In genere necessario pure un metallo di adesione. Stessa strategia viene in genere utilizzata anche per i contatti in tungsteno. Metalli di barriera tipici sono il nitruro di titanio (TiN) e il titanio-tungsteno (Ti-W). Un tipico metallo di adesione il titanio. Inoltre, gli elettroni che portano la corrente elettrica nelle piste di alluminio trasferiscono una certa quantit di moto agli ioni del reticolo cristallino dellalluminio stesso, a causa degli urti con questi ultimi. In presenza di elevate densit di corrente, ci pu dare luogo allo spostamento degli ioni dalla loro posizione (il fenomeno noto come elettromigrazione ionica dellalluminio). Dove si hanno variazioni nella densit di corrente, si possono avere problemi di assottigliamento delle piste, che possono arrivare sino allinterruzione delle piste stesse, oppure di estrusioni di alluminio verso lesterno delle piste, che possono provocare cortocircuiti con piste vicine. Per ridurre questo fenomeno, durante la deposizione dellalluminio viene aggiunta una piccola percentuale di rame (ad esempio 0,5%). In fase di progettazione, inoltre, necessario dimensionare la larghezza delle piste di alluminio in modo che la densit di corrente risulti inferiore a un prefissato limite di guardia (un limite per la densit lineare di corrente, ad esempio, pu essere nellordine di 0,51 A/mm). Come gi accennato, i processi attuali in tecnologia CMOS (come, peraltro, anche quelli in tecnologia bipolare e quelli in tecnologia mista) hanno in genere multipli livelli di metallizzazione. I livelli pi bassi hanno per lo pi spessore inferiore (nellordine di qualche decimo di m), mentre i livelli pi alti (o quello pi alto) hanno spessore maggiore (si arriva anche a 1 m). Le linee di distribuzione della massa e dellalimentazione vengono generalmente ricavate nei livelli di metallizzazione pi elevati (nei circuiti integrati digitali a elevata densit si arriva ad avere griglie di distribuzione per la massa e la tensione di alimentazione). Come sottolineato nel paragrafo 4.2.1.2, i livelli di metallizzazione adiacenti vengono isolati tra loro mediante la deposizione di uno strato di dielettrico interlivello). Fori di contatto I fori per la realizzazione dei contatti tra linee di metallo e silicio monocristallino o policristallino, e di quelli tra livelli di metallizzazione adiacenti (fori di via) hanno un diametro molto piccolo (inferiore, ormai, allaltezza del foro). Il riempimento di questi fori mediante metallo (alluminio) deposto con tecnica PVD risulta estremamente arduo, per cui la tecnica pi usuale prevede il riempimento dei fori mediante metallo refrattario (tungsteno, W), che viene deposto con tecnica CVD (W plug).

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Metallizzazione in rame Al fine di ridurre la resistivit del materiale delle piste di interconnessione, e di minimizzare il rischio dellelettromigrazione ionica, negli ultimi anni in molti processi di fabbricazione si passati alluso di rame (o per alcuni o per tutti i livelli di metallizzazione, a seconda dei casi). Limpiego di rame ( = ~1.7 cm a 300 K per il materiale bulk a temperatura ambiente) al posto dellalluminio per realizzare piste di interconnessione prevede in genere un tipo di processo differente da quello sottrattivo tipicamente impiegato per lottenimento delle piste in alluminio (cio deposizione di alluminio su tutta la fetta, seguita da mascheratura e attacco selettivo dellalluminio, che resta pertanto soltanto nelle regioni dove sono previste le piste). Un processo possibile per ottenere le piste in rame di tipo sostanzialmente additivo, e prevede la deposizione elettrochimica selettiva del rame. La selettivit resa possibile dalla presenza di resist precedentemente deposto e mascherato; naturalmente, la superficie della fetta viene resa equipotenziale mediante un sottile strato metallico deposto prima del resist di mascheratura, strato che verr poi rimosso in tutte le regioni dove non stato deposto il rame. Il processo pi usato per la deposizione delle piste in rame per quello noto come damasceno. Questo prevede la deposizione, sulla superficie della fetta ben planarizzata (tipicamente con tecnica CMP) di un dielettrico (di tipo interlivello), nel quale vengono poi ricavati (tramite attacco selettivo) solchi in corrispondenza delle regioni dove devono essere realizzate le piste. A questo punto viene deposto il rame su tutta la superficie della fetta (in genere la deposizione di tipo elettrochimico, e viene preceduta dalla deposizione di un sottile strato di conduttore per rendere equipotenziale la superficie stessa). La deposizione del rame seguita da un attacco di tipo CMP, che termina quando il rame rimane soltanto nei solchi ricavati precedentemente (sostanzialmente questa una tecnica con cui si realizzano intarsi di rame nei solchi, da cui il nome di damasceno). Il processo damasceno molto adatto alla realizzazione di piste di interconnessione con larghezza assai ridotta. opportuno sottolineare che, con il convenzionale processo di tipo sottrattivo usato per ottenere le piste in alluminio, la successiva deposizione del dielettrico interlivello nelle regioni tra le piste metalliche risulta difficoltosa quando queste ultime sono molto vicine tra loro: il processo damasceno, che non presenta questo tipo di problema, pertanto adatto per la realizzazione di piste metalliche con passo assai ridotto. In alcuni processi, anche i fori per i contatti di via vengono riempiti di rame. In tal caso, in genere anche il riempimento dei fori viene ottenuto con tecnica damascena, insieme con la deposizione del rame per le piste (processi dual damascene).
4.2.3 Uso di substrati diversi

In molti processi in tecnologia CMOS submicrometrica, soprattutto per ridurre il rischio dell'insorgere del fenomeno del latch-up, si fa uso di un substrato di partenza drogato assai pesantemente. Su questo substrato viene accresciuto uno strato epitassiale piuttosto sottile (ad esempio di una decina di m di spessore) di silicio, che drogato con la stessa polarit ma con la concentrazione di impurit richiesta per il buon funzionamento dei dispositivi che in esso verranno ricavati. Il substrato drogato assai pesantemente in grado di raccogliere le correnti di substrato senza dare luogo ad apprezzabili cadute di tensione, e minimizza pertanto il rischio del latch-up, mentre lo strato epitassiale assicura le prestazioni elettriche e funzionali

70

richieste al circuito. da osservare che i circuiti fabbricati con processi in tecnologia CMOS pi avanzata (lunghezza di canale di 0,13 m o inferiore) prevedono una tensione di alimentazione assai ridotta. Dato che ci minimizza il rischio dellinsorgere del latch-up, questi processi fanno in genere uso di substrati non epitassiali. Molti processi in tecnologia CMOS prevedono la formazione, sul substrato, sia di sacche (o isole) drogate p, che fanno da substrato locale per i transistori a canale n, sia di sacche drogate n per allocare i transistori a canale p (processi a doppia isola, o processi twin-tub o twin-well si veda la Figura 4.4, che riferita a un processo con substrato epitassiale). Ovviamente, la regione di well che drogata con la stessa polarit del substrato (cio il well p in Figura 4.4) non risulta isolata da questo.

p+

p+

n+

n+

n-well p -ep i p+

p -well

Fig. 4.4 Vista schematica della sezione trasversale per un processo CMOS twintub con substrato epitassiale di tipo p (dimensioni non in scala).

In alcuni processi prevista anche la presenza di unulteriore regione di well allinterno della regione di well non isolata (processi detti a tripla well): ci consente di disporre di regioni di well isolate di entrambe le polarit (Figura 4.5). Circuiti a velocit molto elevata possono essere fabbricati utilizzando come substrato un isolante, sopra il quale presente un sottile strato di silicio monocristallino nel quale vengono realizzati i dispositivi. Le tecnologie necessarie (tecnologie silicon on insulator, SOI) sono destinate ad applicazioni speciali, essenzialmente per motivi di costo. A questo proposito, dalle tecnologie in cui lo strato di silicio veniva ottenuto per epitassia al di sopra di un substrato di zaffiro (tecnologie dette silicon on sapphire, SOS, che hanno a lungo sofferto di problemi allinterfaccia zaffiro-silicio), si passati ad altre tecnologie, che partono dalla disponibilit di una fetta di silicio monocristallino. Una tecnologia prevede lossidazione superficiale di una fetta di silicio, in modo da ottenere uno strato di ossido di adeguato spessore. Alla superficie ossidata della fetta viene legata, con un trattamento termico, una seconda fetta di silicio (wafer-to-wafer bonding). La fetta superiore di silicio viene quindi assottigliata (ad esempio mediante attacco chimico o mediante levigatura chimico-meccanica), al fine di portarne lo spessore al valore desiderato: nello strato di silicio cos ottenuto verranno realizzati i componenti del circuito integrato. Unaltra tecnologia SOI prevede invece la formazione, mediante impiantazione ionica ad alta energia, di uno strato sepolto di ossido al di sotto della superficie della fetta di silicio, a unopportuna distanza da questa.

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n+

n+

p n

n+

n+

p -well isolata n p -ep i p+

p -well

Fig. 4.5 Vista schematica della sezione trasversale per un processo CMOS a tripla well su substrato epitassiale di tipo p (dimensioni non in scala). Sono disegnate la regione di p-well non isolata e la regione di p-well isolata allinterno della regione di n-well. Naturalmente, in un circuito integrato saranno presenti anche regioni di n-well che non contengono allinterno regioni di p-well isolate.

4.2.4 Isolamento mediante trincea

In molti processi moderni in tecnologia CMOS (e anche in tecnologia bipolare), lisolamento tra regioni drogate viene ottenuto tramite solchi, detti trincee (trench), al fine di ottenere una pi elevata densit di integrazione. La tecnica usata prevede di scavare, alla superficie del silicio monocristallino, opportune trincee, mediante attacco selettivo fortemente anisotropo di tipo RIE. Sulla superficie delle trincee viene quindi accresciuto, mediante ossidazione termica, un sottile strato di ossido, dopo di che la trincea viene riempita, in genere, con ossido di silicio deposto o con silicio policristallino. La presenza della trincea ossidata garantisce lisolamento desiderato. Nelle tecnologie MOS in genere la trincea poco profonda, per cui la tecnica viene definita shallow trench isolation (STI).

4.2.5 Componenti integrabili in tecnologia CMOS

Oltre ai transistori MOS (NMOS e PMOS, ad arricchimento e a svuotamento), con un processo di fabbricazione in tecnologia CMOS si possono realizzare numerosi componenti, quali - il transistore bipolare verticale a collettore comune (il collettore infatti il substrato: si avranno transistori pnp nei processi n-well, e transistori npn nei processi p-well); - il transistore bipolare laterale (la base costituita da una regione di well, mentre emettitore e collettore sono costituiti da due regioni attive allinterno della well stessa: si avranno quindi transistori bipolari laterali pnp nei processi n-well e transistori bipolari laterali npn nei processi p-well; occorre tenere presente che a un transistore bipolare laterale sempre associato un transistore bipolare verticale, che condivide con il dispositivo precedente le regioni di emettitore e di base); - diodi a giunzione (che sono per utilizzati molto di rado); - resistori (impiantati e/o diffusi, e di silicio policristallino); - condensatori (di giunzione e a dielettrico: questi ultimi sono i migliori e, ove 72

disponibili, i pi usati). A titolo esemplificativo, la Figura 4.6 mostra lo schema concettuale della sezione trasversale del transistore bipolare pnp verticale disponibile in un circuito integrato in tecnologia CMOS n-well. Il collettore il substrato della piastrina, per cui va connesso alla tensione pi bassa presente nel dispositivo (tipicamente la tensione di massa).
B E C

n+

p+

p+

n-w ell

substrato p

Fig. 4.6 Schema concettuale della sezione trasversale di un transistore bipolare verticale pnp in tecnologia CMOS n-well (vista schematica; le dimensioni non sono in scala): E = emettitore; B = base; C = collettore.

4.2.6 Considerazioni conclusive sulla tecnologia CMOS

Il numero complessivo di mascherature necessario per portare a termine un processo di fabbricazione dipende ovviamente dal processo stesso. Per un processo NMOS il numero minimo (era) di 5 mascherature per la versione pi elementare, mentre un processo tipico richiede(va) pi di 10 mascherature. Un processo CMOS richiede ovviamente un numero di mascherature pi elevato, tipicamente superiore a 1015 (in molti casi si superano ormai le 20 mascherature). Il numero di passi elementari di processo che devono essere complessivamente eseguiti peraltro notevolmente superiore al numero delle mascherature, e pu facilmente superare il centinaio.

4.3

Tecnologia di integrazione bipolare

Nei circuiti integrati in tecnologia bipolare, il componente attivo di base il transistore bipolare, o transistore a giunzione (bipolar junction transistor, BJT), costituito, come mostrato in Figura 4.7, da tre regioni, dette rispettivamente emettitore (E), base (B) e collettore (C), delle quali la seconda ha drogaggio di tipo opposto a quello delle altre due, ed fisicamente compresa tra esse. La struttura complessiva monocristallina, A seconda del tipo di drogaggio delle regioni, si distinguono il transistore npn (che quello mostrato in figura) e il transistore pnp. Il componente attivo di base nella tecnologia di integrazione bipolare il transistore npn, dato che questo presenta caratteristiche di funzionamento migliori rispetto al transistore pnp, in virt del fatto che la mobilit degli elettroni superiore a quella delle lacune.

73

a)

p+ p+ n

n+

n+ p+

n+

b)
p (substrato)

Fig. 4.7 Transistore bipolare npn in tecnologia con isolamento a giunzione (vista schematica; le dimensioni non sono in scala): a) topologia superficiale; b) sezione verticale (E = emettitore; B = base; C = collettore). Lo scopo delle regioni p+ laterali (regioni di isolamento) e della regione n+ sepolta (buried layer) sono chiarite nel paragrafo 4.3.1.1. 4.3.1 Processo di fabbricazione in tecnologia bipolare Un tipico processo di fabbricazione di un circuito integrato bipolare viene condotto su fette di silicio di tipo p. Tradizionalmente, il tipo di orientazione cristallografica pi usato era quello <111>, anche se venivano usate pure processi di fabbricazione che partivano da fette con orientazione <100> (ad esempio, al fine di minimizzare le correnti inverse delle giunzioni e/o il rumore flicker dei transistori, sfruttando la minore densit di stati superficiali presente in queste fette). Attualmente di gran lunga dominante limpiego delle fette con orientazione <100>, sia perch questa lorientazione delle fette usate per la realizzazione dei circuiti integrati in tecnologia CMOS (alle quali prestata la massima attenzione da parte delle Aziende che fabbricano le fette, in quanto sono quelle prodotte in maggior volume), sia perch queste fette consentono un pi facile trasferimento dei processi di fabbricazione dalla tecnologia MOS. La resistivit della fetta di partenza viene scelta in funzione delle caratteristiche dei componenti che si vogliono ottenere sul circuito. Una resistivit elevata (ad esempio 2025 cm) consente di ridurre le capacit tra le regioni di collettore dei transistori npn e il substrato, mentre una resistivit bassa (ad esempio 1,54 cm) consente di ridurre lo spostamento dell'interfaccia tra substrato e strato epitassiale durante il processo di fabbricazione.
4.3.1.1 Flusso di processo di base in tecnologia bipolare con isolamento a giunzione

Vediamo ora schematicamente la sequenza dei passi fondamentali del processo di

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base di fabbricazione dei circuiti integrati in tecnologia bipolare, cio del processo convenzionale con isolamento a giunzione (detto anche processo standard buried collector, SBC), valido soprattutto per la realizzazione di circuiti di tipo analogico e di potenza con tensione di alimentazione superiore a 15 V (Figura 4.8). Come nel caso della descrizione del processo di fabbricazione di base in tecnologia CMOS, anche in questa descrizione ci riferiremo, per semplicit, al caso di un processo a singolo livello di metallizzazione, precisando peraltro che nei processi attualmente in produzione vengono realizzati livelli multipli di interconnessioni metalliche. Dapprima, con una sequenza di ossidazione superficiale (a), mascheratura, attacco dell'ossido e drogaggio con atomi donori (tipicamente antimonio o arsenico) vengono ottenute sulla superficie della fetta delle regioni drogate pesantemente di tipo n (b), che formeranno il cosiddetto strato sepolto (buried layer), la cui funzione, come sar chiaro in seguito, di ridurre la resistenza serie di collettore dei transistori npn e la resistenza di base dei transistori pnp, di migliorare l'equipotenzialit delle sacche isolate e di minimizzare la possibilit di formazione di transistori parassiti verso il substrato. La selettivit della diffusione viene ottenuta grazie all'azione mascherante dell'ossido di silicio, che non lascia passare l'elemento drogante, mantenendo pertanto inalterato il drogaggio della regione di silicio sottostante. Viene quindi accresciuto su tutta la superficie della fetta uno strato epitassiale drogato n (c), il cui spessore e la cui resistivit dipendono dalle caratteristiche dei transistori npn che si vogliono ottenere. Ad esempio, per circuiti integrati che devono sopportare tensioni elevate si accrescono spessori di qualche decina di m e resistivit di 1520 cm o anche pi alte, mentre per circuiti che devono lavorare in applicazioni ad alta frequenza vengono ottenuti strati con valori molto pi bassi per ambedue i parametri (rispettivamente fino a 1 m e 1 cm, o anche meno). Valori intermedi vengono invece usati per applicazioni di segnale a frequenza bassa, media o medio-alta. Durante la crescita dello strato epitassiale, lo strato sepolto diffonde ovviamente anche verso il suo interno. Vengono successivamente formate le regioni di isolamento, mediante ossidazione superficiale, mascheratura e attacco dell'ossido (d) e diffusione di atomi accettori (boro). Loperazione di diffusione di queste impurit molto prolungata (si esegue in genere a temperatura elevata, intorno a 1200 C, per alcune ore), affinch la regione di tipo p+ vada a toccare il substrato (e). In tal modo, lo strato epitassiale viene in pratica a essere costituito da tante regioni di tipo n tra loro isolate (sacche isolate), che formeranno le regioni di collettore dei transistori npn. Con due successive operazioni di diffusione, precedute da mascheratura e attacco dell'ossido, si ottengono le regioni di base (f; l'impurit drogante di tipo p, generalmente boro) e quindi le regioni di emettitore (g; l'impurit drogante di tipo n, generalmente fosforo o arsenico). La larghezza della regione di base dei transistori npn cos ottenuti data dalla differenza tra la profondit di giunzione della regione di base e quella della regione di emettitore, che pertanto vengono controllate accuratamente. Le profondit di giunzione sono tipicamente pi elevate nei circuiti di potenza, e pi basse nei circuiti per applicazioni ad alta frequenza (per i quali in genere si usa anche una larghezza di base ridotta). Contemporaneamente alle regioni di emettitore vengono anche ottenute, nelle sacche isolate, regioni drogate n+, che consentiranno la formazione dei contatti ohmici nelle regioni di collettore, cosa che non sarebbe altrimenti possibile in quanto queste regioni non sono fortemente drogate.

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Nello strato di ossido di silicio presente sulla superficie della fetta vengono quindi ricavate le aperture necessarie per rendere accessibili, ove richiesto, le regioni di silicio sottostanti e permettere quindi la formazione dei contatti, dopo di che viene deposto lo strato di metallizzazione (alluminio che, come spiegato in precedenza paragrafo 4.2.2.3 -, in genere in lega con silicio e con rame). Lo spessore dello strato di metallizzazione dipende dal valore della corrente che dovr attraversare le linee di interconnessione, e va in genere da alcune migliaia di a pi di 1 m. Lo strato di metallizzazione viene poi mascherato e attaccato (h) per ottenere le interconnessioni tra i componenti del circuito. Analogamente al caso dei processi in tecnologia MOS, seguono la lega dell'alluminio col silicio, la deposizione dello strato di passivazione (i), la definizione delle aree per l'accesso ai pad e la finitura del retro. Questultima, che tipicamente comprende la deposizione dell'oro o di altri metalli e la loro lega con il silicio, pu essere diversa a seconda del tipo di contenitore in cui verranno chiusi i dispositivi. Risulta chiaro che il componente di base ottenuto con questa tecnologia il transistore npn verticale, nel quale il collettore costituito da una regione epitassiale n isolata, e la base e l'emettitore sono rispettivamente la regione diffusa p e la regione diffusa n+.

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ossido di silicio

sub strato p

a)

n+

b)

strato ep itassiale n strato sep olto n+ p

c)

n n+ p

d)

p+ n

n n+ p

p+ n

e)

Fig. 4.8 Processo di fabbricazione in tecnologia bipolare convenzionale con isolamento a giunzione (rappresentazione schematica; le dimensioni non sono in scala): a) ossidazione iniziale; b) predeposizione dello strato sepolto n+; c) accrescimento dello strato epitassiale n e diffusione dello strato sepolto; d) apertura delle regioni (finestre) per le diffusioni di isolamento; e) diffusione di isolamento; (continua) 77

p+ n

p+ n n+ p

p+ n

f)

p+ n

n+

p+ n n+ p

n+

p+ n

g)

alluminio

p+ n

n+

p+ n n+ p

n+

p+ n

h)

p assivazione finale

p+ n

n+

p+ n n+ p

n+

p+ n

i)

Fig. 4.8 (segue) f) apertura delle finestre per la diffusione di base e diffusione di base; g) apertura delle finestre per la diffusione di emettitore e diffusione di emettitore; h) apertura delle finestre di contatto; deposizione e definizione della metallizzazione (alluminio); I) deposizione della passivazione finale e apertura dei pad. Nel circuito sono peraltro disponibili anche transistori pnp o laterali (la base

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costituita da una regione epitassiale isolata, mentre emettitore e collettore sono costituiti da regioni ottenute con la diffusione p+ di base) o verticali (l'emettitore costituito da una regione formata con la diffusione di base, la base una regione epitassiale isolata e il collettore costituito dal substrato della fetta; in questi transistori non viene realizzato lo strato sepolto n+, in modo da non degradare le caratteristiche della giunzione base-collettore). I transistori pnp verticali, che hanno caratteristiche migliori di quelli laterali, hanno per il collettore comune, in quanto esso va sempre collegato alla tensione pi negativa presente sul circuito per assicurare l'isolamento tra le sacche isolate.

4.3.1.2 Passi di processo addizionali

Come nel caso dei processi di fabbricazione in tecnologia MOS, anche in quelli in tecnologia bipolare vengono in genere eseguiti alcuni altri passi di lavorazione oltre a quelli di base appena visti, per migliorare le prestazioni dei dispositivi e/o la densit di integrazione. Tra questi sono particolarmente significativi i seguenti. - Diffusione profonda n+, o sinker n+. Consiste nell'estendere in profondit la regione n+ di contatto di collettore fino a farle raggiungere lo strato sepolto, al fine di ridurre ulteriormente la resistenza di collettore dei transistori npn e la resistenza di base dei transistori pnp laterali. - Diffusione di isolamento up-down. Le regioni di isolamento p+ sono ottenute diffondendo il drogante verso l'interno dello strato epitassiale contemporaneamente dalla superficie dello strato epitassiale e dall'interfaccia tra questo e il substrato (a tal fine, naturalmente, prima della crescita dello strato epitassiale viene eseguito un drogaggio selettivo di tipo p nelle regioni desiderate della superficie del substrato). In tal modo, loperazione complessiva richiede un tempo inferiore (con conseguente riduzione di costi), e si ha una diffusione laterale meno elevata (il che consente una migliore densit di integrazione). - Diffusione di emettitore in due passi (cio con due trattamenti termici successivi). Viene utilizzata per realizzare transistori superbeta, cio ad altissimo guadagno di corrente, assieme a transistori normali. La diffusione di base unica per tutti i transistori. La diffusione di emettitore realizzata in due passi per i transistori superbeta, mentre lemettitore dei transistori normali ottenuto soltanto con il secondo passo di diffusione. Alternativamente, per la realizzazione di transistori normali e transistori superbeta si pu utilizzare un processo con diffusione di base in due passi (singolo passo per i transistori superbeta, due passi per i transistori normali) e diffusione di emettitore unica (questultima la stessa per tutti i transistori). - Uso di multipli livelli di metallizzazione. Come gi evidenziato, questo approccio attualmente assai utilizzato, al fine di aumentare il numero degli strati di metallo destinati alle interconnessioni e incrementare cos la densit di queste ultime. - In alcuni processi poi reso disponibile anche il transistore pnp verticale con collettore isolato. Per la fabbricazione di circuiti integrati digitali possono venire impiegati processi sostanzialmente uguali a quelli usati per i circuiti analogici, in genere con varianti di processo e valori di resistivit e di spessore delle diverse regioni studiati per ottimizzare le prestazioni in frequenza e/o la densit di integrazione. Spesso, ad esempio, nei circuiti digitali si pu realizzare un diodo Schottky di clamping

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(costituito da una giunzione metallo-semiconduttore) posto in parallelo alla giunzione base-collettore, per impedire la saturazione dei transistori e migliorarne quindi la velocit di risposta (transistore Schottky). Per la formazione della giunzione metallosemiconduttore sufficiente realizzare un contatto tra alluminio (cortocircuitato allelettrodo di base) e silicio in una regione di collettore dove non sia stato effettuato il drogaggio n+ per i contatti.
4.3.2 Tecnologia di integrazione bipolare con isolamento mediante ossido

Un tipo di processo adatto soprattutto ad applicazioni digitali quello nel quale l'isolamento tra i transistori non viene ottenuto, come nel processo convenzionale, mediante le regioni p+ di isolamento, ma mediante ossido di silicio ottenuto per ossidazione termica selettiva (Figura 4.9). Questo ossido si estende per tutta la profondit dello strato epitassiale, dando cos luogo a sacche epitassiali n isolate tra loro. Tale tipo di processo, anche se richiede una tecnologia pi sofisticata di quello convenzionale, consente di diminuire la capacit parassita di collettore dei transistori npn e l'occupazione di area di silicio, nonch di ridurre i tempi di fabbricazione. Per scopi analoghi sono peraltro attualmente pi utilizzati processi nei quali lisolamento tra i transistori viene ottenuto mediante trincea (si veda paragrafo 4.2.4). In questo caso la trincea profonda, in quanto arriva dalla superficie del silicio sino al substrato p posto al di sotto dello strato epitassiale. Un isolamento ancora pi valido viene ottenuto (anche se con costi decisamente superiori) utilizzando le trincee profonde su un substrato di tipo SOI.
ossido di silicio

p+ n

n+

n+

n+

p (substrato)

Fig. 4.9 Transistore bipolare npn con isolamento a ossido (rappresentazione schematica; le dimensioni non sono in scala). In alcuni tipi di tecnologia lossido viene accresciuto anche a cavallo della regione di giunzione tra collettore e base che posta, in figura, tra i terminali di emettitore e collettore, o in tutta la regione superficiale situata tra emettitore e collettore: vengono cos ulteriormente ridotte le capacit parassite.
4.3.3 Componenti integrabili in tecnologia bipolare

Oltre ai transistori bipolari gi menzionati (transistore npn, transistore pnp laterale, transistore pnp verticale, transistore npn Schottky), con un processo di fabbricazione in tecnologia bipolare si possono realizzare molti componenti (eventualmente ricorrendo a varianti di processo). Tra questi, citiamo:

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- il diodo a giunzione (sono possibili anche diverse connessioni a diodo del transistore bipolare); - il diodo Schottky (ottenuto mediante un contatto tra alluminio e regione epitassiale n dove non viene effettuato il drogaggio n+); - il diodo Zener (costituito da una giunzione tra una regione n e una p drogate pesantemente); - il transistore a effetto di campo a giunzione (JFET) a canale p (source, drain e canale sono costituiti da una regione di base; il gate formato da una regione n+ formata allinterno della regione di base e da una regione epitassiale n di collettore che racchiude al suo interno la regione di base); - il JFET a canale n con gate a massa (il canale formato da una regione epitassiale di collettore, ai cui estremi sono posti i contatti di source e di drain; le regioni di gate sono una regione p ricavata allinterno della regione epitassiale e il substrato); - resistori di vario tipo: epitassiali, diffusi, impiantati, pinched (il corpo del resistore strozzato da una regione di polarit opposta realizzata superficialmente al suo interno); - condensatori (a giunzione e di tipo MOS).
4.3.4 Considerazioni conclusive sui processi di fabbricazione in tecnologia bipolare

Esistono numerose famiglie di dispositivi logici fabbricati con tecnologia bipolare, che viene ottimizzata in funzione del tipo di logica da realizzare. Tra esse sono degne di particolare nota le logiche TTL (transistor-transistor logic), LSTTL (lowpower Schottky TTL, che impiega transistori Schottky), ECL (emitter coupled logic, che garantisce le prestazioni pi elevate in termini di velocit), I2L (integrated injection logic, detta anche MTL, merged transistor logic, che permette la maggiore densit di integrazione con un processo di fabbricazione orientato a circuiti analogici), ISL (integrated Schottky logic). Il numero totale di mascherature necessario per un processo bipolare dipende dalla complessit del processo. A titolo indicativo, si pu dire che il numero di mascherature per un processo di base si aggira tra dieci e dodici.

4.4

Tecnologie di integrazione miste

In linea generale, i transistori bipolari offrono i seguenti vantaggi: elevata transconduttanza; capacit di erogare alte correnti (queste due caratteristiche sono una conseguenza della dipendenza esponenziale della corrente dalla tensione tra base ed emettitore); elevata velocit; basso rumore; capacit di sopportare tensioni anche elevate; disponibilit di una tensione built-in assai precisa (la tensione tra base ed emettitore di un transistore polarizzato in zona attiva). da osservare, inoltre, che il transistore bipolare verticale tipico dei circuiti bipolari integrati in tecnologia planare presenta eccellenti caratteristiche in quanto lavora nel bulk del silicio, e non in superficie. Daltro canto, i transistori MOS offrono questi importanti vantaggi: maggiore compattezza; elevatissima impedenza di ingresso (che consente di utilizzare piccoli condensatori come elementi di immagazzinamento dinamico di carica); caratteristiche sufficientemente valide dal punto di vista analogico; e soprattutto, nella tecnologia CMOS, possibilit di realizzare porte logiche che, in condizioni 81

statiche (o di stand-by), presentano bassissimo consumo di potenza (idealmente, cio trascurando le correnti di perdita e quelle di sottosoglia, il consumo di potenza in statica delle porte digitali nullo), e che hanno elevato margine di rumore. La tecnologia CMOS offre inoltre la possibilit di realizzare interruttori con ottime caratteristiche, utili sia per circuiti logici, sia per circuiti analogici, e unottima flessibilit di progettazione di circuiti analogici grazie alla disponibilit di transistori complementari. Al fine di realizzare circuiti integrati in grado di sfruttare al meglio le caratteristiche e le potenzialit offerte da entrambi i tipi di transistori, sono state sviluppate le cosiddette tecnologie miste, con le quali vengono integrati sulla stessa piastrina tanto transistori bipolari quanto transistori MOS (oltre, ovviamente, ai componenti integrabili con le due corrispondenti tecnologie). Tra le tecnologie miste citiamo le due seguenti. - Tecnologie con le quali, per lo pi, i transistori MOS (sia a canale n, sia a canale p) vengono utilizzati per realizzare circuiterie digitali anche assai complesse di controllo, di memoria e/o di elaborazione, nonch circuiterie analogiche (anche complesse e con elevate prestazioni), mentre i transistori bipolari (dello stesso tipo di quelli ottenibili con una normale tecnologia di integrazione bipolare) vengono specificamente usati per realizzare circuiti analogici che richiedono prestazioni di alta precisione, elevata velocit, basso rumore e/o media potenza (ad esempio per il pilotaggio di stadi finali). La fabbricazione di circuiti integrati con queste tecnologie parte da fette di tipo p, naturalmente con orientazione cristallografica <100> a causa della necessit di realizzare transistori MOS. Sulle fette viene accresciuto, a seconda del tipo di processo, uno strato epitassiale di tipo n, analogamente al caso di un processo in tecnologia bipolare, oppure di tipo p, analogamente al caso di un processo in tecnologia CMOS submicrometrica. Queste tecnologie vengono generalmente denominate tecnologie BiMOS o BiCMOS. - Tecnologie con le quali, oltre a transistori MOS e transistori bipolari di tipo tradizionale, vengono integrati transistori MOS di potenza, in grado di erogare correnti elevate (nell'ordine dell'ampere) o di sopportare elevate tensioni (di numerose decine o anche di centinaia di volt). Come transistore di potenza spesso utilizzato il cosiddetto transistore DMOS (double diffused MOS). Con una tipica tecnologia, un transistore DMOS a canale n viene realizzato su un substrato di tipo n accresciuto per epitassia su una fetta di tipo p. La regione di canale e quella di source vengono realizzate con due successive operazioni di drogaggio (originariamente con due diffusioni), rispettivamente di tipo p (direttamente sul substrato) e di tipo n (all'interno della regione diffusa di tipo p): lo strato epitassiale di tipo n funge da elettrodo di drain del transistore, mentre la regione superficiale della zona drogata p costituisce il suo canale. Con tecnologie di questo tipo si in grado di integrare, in unica piastrina, sia funzioni analogiche, sia funzioni digitali di controllo e/o elaborazione, sia funzioni di memoria, sia funzioni di potenza. I circuiti integrati ottenuti con queste tecnologie, che stanno evolvendo verso una sempre maggiore efficienza (per l'erogazione di una pi elevata potenza) e una sempre maggiore densit di integrazione (per dare pi intelligenza al circuito), vengono spesso definiti circuiti di potenza intelligente (smart power). Ovviamente, un processo realizzato con una tecnologia mista risulta pi complesso rispetto a un processo convenzionale (il costo di una fetta lavorata in tecnologia BiCMOS superiore del 2030% circa rispetto al costo di una fetta lavorata in

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tecnologia CMOS, a parit di generazione tecnologica), ma per alcune applicazioni i vantaggi che ne derivano sono tali da giustificare i maggiori costi di fabbricazione.

4.5

Considerazioni conclusive sulle tecnologie di integrazione

Per i motivi evidenziati allinizio del paragrafo 4.4, i circuiti integrati bipolari sono impiegati per lo pi in applicazioni di tipo analogico assai spinto, ove le caratteristiche di alta velocit, basso rumore ed elevata accuratezza conseguibili con i BJT risultano indispensabili, in applicazioni di media potenza, in virt dei pi elevati valori di corrente e di tensione sopportabili dai BJT, e in applicazioni digitali assai veloci, in virt delle eccellenti caratteristiche in frequenza dei BJT npn. La famiglia logica pi veloce, come gi accennato la famiglia ECL. Molto diffusa, soprattutto per realizzare circuiterie digitali inserite in circuiti che svolgono anche funzioni analogiche, stata, fino 1520 anni fa, la logica I2L. I circuiti integrati in tecnologia CMOS risultano assai adatti per applicazioni digitali (da quelle pi semplici a quelle pi complesse), per memorie (RAM, ROM, EPROM, E2PROM, Flash) anche di elevatissima capacit, per applicazioni miste analogico/digitali anche di notevole complessit, e pure per applicazioni analogiche anche spinte (la tecnologia CMOS attualmente impiegata anche per la realizzazione di circuiti per applicazioni a radiofrequenza nel settore della telefonia mobile). I circuiti integrati in tecnologia CMOS hanno ovviamente densit di integrazione inferiore rispetto a quelli realizzati in tecnologia NMOS, e presentano inoltre il rischio dell'innesco del gi citato fenomeno distruttivo del latch-up. Ci nonostante, la tecnologia di integrazione oggigiorno di gran lunga pi diffusa la tecnologia CMOS. La caratteristica del bassissimo consumo di potenza in condizioni statiche delle porte logiche CMOS stata alla base della continua ascesa che questa tecnologia di integrazione ha avuto negli ultimi 1520 anni, sia perch consente il funzionamento di circuiti estremamente densi senza la necessit di dovere evacuare elevate potenze termiche, sia perch permette di minimizzare i consumi in apparati portatili (questultimo aspetto diventato importantissimo a causa dellenorme diffusione degli apparati elettronici mobili). Accanto a questo vantaggio, vale la pena di ribadire gli altri vantaggi offerti dalla tecnologia CMOS rispetto alla tecnologia NMOS, evidenziati allinizio del paragrafo 4.4. Si pu affermare che la tecnologia CMOS ha soppiantato totalmente la tecnologia NMOS, che dominava invece la scena nella prima parte degli Anni Ottanta, prevalentemente in virt della maggiore densit di integrazione da essa consentita rispetto alla tecnologia bipolare (e a quella CMOS). Pure per circuiti integrati che devono svolgere funzioni digitali insieme con funzioni analogiche anche complesse, attualmente la tecnologia CMOS senzaltro di gran lunga quella dominante. La stessa considerazione vale per le applicazioni analogiche anche assai evolute, ove le caratteristiche dei transistori MOS riescano a soddisfare le specifiche richieste. Grazie soprattutto al continuo miglioramento nel potere risolutivo delle tecniche litografiche, in atto una forte tendenza verso la riduzione (scaling down) nelle dimensioni dei componenti (e delle interconnessioni), che porta a un aumento della densit di integrazione e, tipicamente, anche a un miglioramento nelle prestazioni elettriche dei dispositivi, conseguente alla riduzione delle capacit parassite. Per quanto riguarda questo punto non vi dubbio che, specialmente per i circuiti digitali, la tecnologia MOS risulti fortemente avvantaggiata rispetto a quella bipolare. Questultima presenta, infatti, limitazioni fondamentali dovute alla dimensione della 83

larghezza di base (determinata dalla differenza tra due profili di drogaggio ottenuti durante il processo di fabbricazione) e, per quanto concerne le prestazioni dei componenti, alla presenza dei portatori minoritari alle giunzioni, che limita la velocit di commutazione dei transistori. In particolare, da osservare che la progressiva evoluzione delle tecnologie CMOS, frutto dello scaling down tecnologico, fa s che le prestazioni dei circuiti integrati CMOS continuino a migliorare. La tecnologia CMOS continua pertanto a erodere campi applicativi anche alle tecnologie BiCMOS che, a parit di generazione, sono pi costose. Queste ultime, a loro volta, incrementano le loro prestazioni, rivolgendosi quindi a settori sempre pi avanzati.

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TESTI
L. Gandolfi e G. Zanetti: Tecnologie dei Componenti Elettronici al Silicio, Hoepli, Milano, 1983. G. Soncini: Tecnologie Microelettroniche, Boringhieri, Torino, 1986. S. M. Sze, editor: VLSI Technology, McGraw-Hill, New York, NY, USA, 1988 (second edition) (traduzione della prima edizione a cura del Gruppo Editoriale Jackson: Tecnologie VLSI, 1987). D. J. Elliot: Integrated Circuit Fabrication Technology, McGraw-Hill, New York, NY, USA, 1989. D. P. Seraphim, R. Lasky, and C.-Y. Li: Principles of Electronic Packaging, McGrawHill, New York, NY, USA, 1989. F. Maloberti e G. Torelli, Tecnologie dei Circuiti Integrati Dedicati, Collana Informatica & Innovazione, Centro Volta (Como) e FrancoAngeli Editore (Milano), 1992. S. K. Gandhi: VLSI Fabrication Principles. Silicon and Gallium Arsenide, John Wiley & Sons, New York, NY, USA, 1994. C. Y. Chang and S. M. Sze, editors: ULSI Technology, McGraw-Hill, New York, NY, USA, 1996. Y. Nishi and R. Doering, editors (T. Wooldrige assistant editor): Handbook of Manufacturing Technology, Marcel Dekker, New York, NY, USA, 2000. J. P. Plummer, M. Deal, and P. B. Griffin: Silicon VLSI Technology. Fundamentals, Practice and Modeling, Prentice Hall, Upper Saddle River, NJ, USA, 2000. R. C. Jaeger: Introduction to Microelectronic Fabrication, 2nd Edition, Prentice-Hall, Upper Saddle River, NJ, USA, 2002.

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