Reti Logiche Complementi Ed Esercizi Calcolatori Elettronici Nicola

. ~ :- ..
8 Reri Logiche: complemen.ti ed eserci:i
2. TI flip-flop RS ........................................................... . 51
3. RS fondamentale: I?u~ti di indifferenza .................... .. 54
4. RS fondamentale: nmmg .......................................... . 56
5. RS edge triggered (master slave) ............................... . 58
5.1 RS sul fronte di salita ......................................... . 5~
5.2 RS sul fronte di discesa ............ .......................... . 61
5.3 RS master-slave ................................................ .. 62
6. Il flip-flop D.............................. ,.............................. . 62
7. D latch dmaznico ......... <!.~ ~
w ..................... : •••• .. " . . . . , . . . . . . . . . . . . . . . . . . . "' .. 63
8. D sincrono con RS latch ........................................... . 65
9. D sincrono con RS .edge (master-slave) ..................... . 66
9.1 D sul fronte di salita........................................... .. 66
9.2 D sul fronte di discesa. ..........................~ .............. 69
lO. D edge con 2 RS ........................................................ 70
10.1 D sul fronte di salita ......................................... . 70
10.2 D sul fronte di discesa..................................... .. 73
Il. D edge con 3 RS ....................................................... . 74-
12. D master-slave asincrono .......................................... . 80
13. TI flip-flop T ................ 4 . . .............................................. # •••• 81
14. T sincrono con RS latch: tiroing ............................... .. 82
15. T sincrono con RS edge.............. :............................. .. 85
15.1 T semplicew~.f .•.... ~ ....................................... I . . . . . . . . . . . . . . . .. 85
15.2 T abilitato ...................... # .............................................. & •• 87
16. T asincrono ............................................................. . 87
17. T asincrono con 2 RS.·............................................. . 89
18. n flip-flop JK ............................. ~ .............. ~ ................ ..... . 91
19. JK sincrono con RS latch ................................ ~ ...... . 92
20. JK sincrono COn RS edge (master jslave) ................. .. 94
20.1 JK sul fronte di salita...................................... .. 95
20.2 ' iK sul fronte di discesa .................................... . 95
20. 3 . JK màster-slave.~ ................ "•... ~ ................................... . 96
21. JK .maste:N lave tutte nor (o nand) ............................. . 97
21.1 Master-slave a NOR......................... ............... .. 98
21.2 Master-siave a NAND .......... ; .... :....................... , 99
22. J"K edg~. " con 2.RS . .. u" ... : ............ ~ ........ u •• ~."' .................. ~~.:~~ ..... . 101
23. .'. JI{ edge '. co~ ..~S ~ e re~. ili. posiiionanientèi':;;;:.:.~:~:~;:::~.:. '. 103
. . . ..: . ....:..... .- .. .. .... : .. ":~ .
..
Cap. IV: Reti seqll:~ÌlZìali asincrone
1. Ma~ch~e sequenzialL ............................................. .. 107
2. Ren· .asmcro.Q.e :.;.~ .... ;............ _.................................. .. 108
3. .
. RiconOscItore d'l pa.n.t . à............. ,............................................... . 111
4. Riconoscitore di sequenza ........ ' ................................ . 114
5. Intenuttore ideale ... ;..................................... ............ . 120
6. Simulatore di ritardo inerziale ..................... , ............ .. 124 •
7. Flip-flop a 3 ~~tj. ......................................... ~ .............. ..... ~ ... . 129
Indice 9
Cap. V: Reti sequenziali sincrone

L Sequenze a livelli e sincrone..................................... . 137
2. Modelli di reti 'sincrone.:........................................... .
2.1 Reti sincrone..... "..... 4.~.,
2.2 Modello a sincronizzazione esterna. ................... .
~ ~ ~ ~t
• • • • • • • ,. . . . . . . . . . . . ••••••• 4 ••• • • ••• ••
140
140
141
l
2.3 Modello autosincronizzato ................................ .. 142 iI:
2.4 Trasformazione di sequenze............................. .. 144
3. Riconoscitore di evento ... :........:................................ .
• 3.1 Rete autosincronÌzzata....................................... .
146 I
146
3.2 Rete a sincronizZazione esterna .......................... . 149
4. Riconoscitore di sequenza con uscita impulsiva........ .. 150
5. Riconoscitore di sequenza con uscita a livelli........... . 153
6. Riconoscitore di codice 8421.. ..:............................... . 155
7. Riconoscit.ore di due sequenze .................................. . 159
8. I contaton.~ ............................... ~ ............................ ~ .... ~ ............. ~ . 163
8.1 Contatore binario sincrono ................................ . 165
8._? Contatore b lnmo · · ·asmcrono
· ............................. .. 168
9. Contatore birurezionale~.:.......................................... . 169
10. Contatore composto, ~~ t t;'f t t ... P ...... ,. ........ ", .... , u ...... u ........... " ... .. 171
Il. Contatore modulo 10 ....................... ~.~~
'U ......... , •• t ... "' • • • • .. , . . . . . " . 173
11.1 Contatore indipendente ................................... . 173
11.2 Contatore basatò su W1 modulo-16 ................. .. 176
12. Contatore ad incremento variabile ............................. . 178
13. Arb~tro. per la g.estione di ri$orse ..... H ......................... 185
14. Reglstrì a scommento ............. u ................................ , . . . . . . . . . . . . 190 :)
15. Registro a scorrimento bidirezionali... ....................... . 193 I
16. Generatore di sequenza còn registro a scorrimento .. .. 195
Cap. VI: Reti composte

L Sistemi e reti composte ................................. ............. 197
2. Riconoscitore di codice 8421 con contatore............... 200
3. Decomposizione parallela..................'.....'...........·.. ",,·.. ,;.:;;.;;::~:?,;;;~>,206
4. Controllo di parità sequenziale .................... :............2f0
5. AdçIer seriale. ... ........... ........................ ...... ................ 214
6. Cronometro. ,............ ~ ..~ .... ~ .......... "... ~ ................. ~ .... ,......... "."" 221
7. Ricevitore' seriale........................................................ 227
8. Distributòre automatico ..... .... ........ ............................ 235
9. Convertitore- di caratteri... .......................................... 241
lO. Riconoscitore di sequenze con registri a scorrimento. 246
,"
. . ...
24 Reti logiche: complementi ed esercizi
l
o... CO D- - ITI
-" CI
o-s
l
O '" a
l ....
O - ~
.. ~
l. J
O .". ca
'
DJ "
"- "
"'L..../..r-'I
G U Q]
, "
,c
" '
""\.
-L....../ [ID
>-
,)
~
'\. "'L..../
,)
-
, .r ' .
d
1:
~l @]
,i' .
" ~' -
)-
t!I
I "-
.,/ . I
"
~. [TI
" I
9
..' .' Fig. 5.4: Coàificatoreapriorit~
.' ..
, ,•. ~ .• "," ' . .Dalle mappe scaturiscono semplicèin:ente le'funzioni:
. ." ... . . ', ' .... . .... ..... ....... '.:'.::'..... '.'
a "" c3 + c" • Co + c2 • Co + cI :- .. e =c2 • Co + CI • Co

b = 1:;3 + c2 + CI • Co + CI • cèi f = c3 + c2 • CI +c2 • Co + CI • Co
C = C) + c2 + c[ + ,co g=c) +c2 +cI
d = c) + C2 • CI + C2 • CI • Co + c2 • Co + Cl • Co
" . .. .
-" " ; ", ',' ~
.,~ ·'0
. ", . ..
)
I
l ~ c1
o l
0-
l ~ 00 En
o
Fig. 6,1: Multiplexer a 41ngressi
. ': -', ..
,"
7. Rete di parità
:l Tipo di circuito: rete combinatoria

Riferimento: circuito commerciale 74180
Ob{eftÌvo: conoscenza delle reti. fondamentali
'I Testo
Si ricorda che una rete di parità fornisce in uscita un segnale binario y
che indica se il numero dì bit l iri ingresso è pari o dispari. Si dicono di
[ parità sia le reti per le quali y=l indica la parità (reti di parità in senso
)
stretto), sia quelle per le quali y'" 1 iridica la disparità (reti di disparità).
. Progettare una rete di disparità su 9 bit. Studiare l'uso di detta rete nei
casi di generazione e di controllo del bit·di parità .
.. . ,' . .,' . , .,'
Progetto
Essendo la funzione di disparità associativa, la rete può essere costruita
adoperando come componenti funzioni di·disparità su due variabili e com-
putando la disparità della disparità ..... della disparità a gruppi dI 2, come
nella espressione che segue e nel circuito di figura 7.1;
..
d(xO ..... x8) =d(d{d[d{xo.xi). d(X2'X~)], d[d(X4'XS)' d(X6.X7)]}, x 8)
." ",,)
, ,,-,-.'"
'.: . .
, ,:,
...~.• .';:':.,:>:.:;:{,\,. ~.:
, .'
< Capitolo prima: Reti coÌnbinalorie 27
: .... '
)-'-'<--'~'~Y
:lJ
0-
1 . - '" :~:.~
....
.:... ,~... ..... ~ ~\.~

\
o ~ "
. .""". :" ..
"~ ..
",
à.='-----, '.' •..... ,.

... ·w":~'••
, .:.
~:. ~
~.' - ':"'':''
.......
à·'''''-7--1 ."- "."" ..
l x8 ,"::'" ,
,o .. ..
.,:,. '.
"
. .
. ..."
Fig, 7,1: Rete di parità: schema logico
Analisi del circuito

La rete può essere adoperàti sia' in sede di generazione del bit di parità
sia in sede di controllo. 'I , ,,; <:'
In sede di generazione: . . . ' ", -, ,

- XI) ••• ::<:7 sono gli 8 bit di un byte, X8 indica sè:il bit di parità deve essere tale
che i 9 bit abbiano parità pari (X8=0) oppure dispari (xs""l): y è il bit di
parità.
In sede di controllo: <
- per un controllo su 9 bit (1 byte + bit di parità), Y è la disparità sui 9 bit: se

il bit di parità è tale che sui 9 bit la parità è dispari, y:;;; l significa che il
controllo ha avuto successo, y=O segn~rèrrore; se invece il bit di parità
fornisce parità pari sui 9 bit, y= 1 è il segnale di errore;
- per un contro 110 su 8 bit, Xo ••• X7, son9'~li '8 bit, X8 indica se la parità sugli 8 ," ' .
deve essere pali (xs=O)"oppure"diSfari (Xg= 1); y= l è allora il segnalatore
di errore.
" .
Descrizione del circuito (fig. 7.2) ,,~.,: .. , .
<,~ il
<,'
, "
La rete di figura 7.1 è ridisegnatain figura 7.2, con l'aggiunta di alcune '," ,'~': I
porte NOT con funzioni di amplificato'ri'di potenza (i NOT sono in realtà ,',
incorporati nel circuito XOR. che diventa dunque uno di equivalenza). Su -
questa base è realizzato il circuito cOJ:Ìimerci~e 74180.
.. . ~
I
I
.I
"
G(l. ClA
.1S à -
~ , /l.3
153
-~ /l.3
o 1 Y
gJ l o AI
o-
OJ M
.,~ ,
;(13 l
.. l ~
0- :'
"
I S3
82
61 •
0- 1- BO
o.., xS 0..1-
"
or" G3S1 9:)
~.
Gl\153
,
.
[l' •, K.l
~
AD
YA
Y
~
eli.. GA
B3
Il:! 'lE :t-
.7 I- 153 el
" . ,\3. 90
O'" 1 . >2 yl
OJ ~ AI ll. CB SI 9:)
0-1- AD· 14
O'" x4
.3 glJ Il
S3
~ . 1- \I 82'
BI "
01:'" l
BO
•• of- ooSI ro
..
A3 1-
G-
l ....
A~ o·
l
AI 0-
AD l ....
o
Fig.IO.1: Multipleltera 16 ingressi
11. Generatore di funzioni booleane

Tipo di circuito: rete combinatoria
Riferimento::MEL VII-IO; circuit() commerciale 74151 e 74153
Obiettivo.' progettazione combinatoria
, .. .:' ..,
.~
Testo .' :,,:. ", .. ' . ". . , , ..... :' :." .. . ,. .'~
' ,'
'
Progettare un addizionatorecompleto adoperando come componenti

multiplexer a 8 bit-dati oppure-a 4· bit-dati (logica folded).
. .'
II.1 Progetto Con multiplexer ' ..

La fonna normale di una.funzione booleana:
3
•
y=E.L.Xj'P;
/.. 0
Capitolo primo: Reti combinatorie 33
coincide con l't:(jun:done di un multiplexer (cfr.§ 6). Questo si può dunque

adoperare come generatore di funzioni purché si adottino le seguenti corri-
spondenze: ' . . ... :'
multiplexer generatore
Il abilitazione abilitazione
cfl",ck.J indicizzo variabili
~(J ... ~ll.J 't-<lat( bit-specificazione
ave i bit·spccil'i.cu~ione della funzione da. generare coincidono con la co-

a il che è lo stesso, sono i bit del numero
lonna di- O. e 1 della tabella di verità. .' ,
, ,~
carattenstico.
Nel caso spccirico le equaziOni del fUll àdder sono:
S =a·b·Na
·b·c+a. [;. c+a.b.c
R=a.h+b·c+a·c
1
7
o e-l
12
1 7 151
~
I:
o ~
6
o 15 5 Y S
1 I
4
S
o 2
3 W~
1 .2
. ::,,; 1
1
o
..!t o
-q C
lO B
11
A
~. EN
1 7 151
~
..l_~
1 J!I 5
6 i •
1 15 4 Y 5
o -1 2 3 W~ R
-o ..d .2
a 4 1
o
l"" o 9
0- ]Q C
B
l- I I.
A
0-
-
1""
o
Fig. 11.1: Full adderrealizzato con multiplexer
'" .- "~:: , ' : .. ~ .•..

... ':"". .., c: . •', J •
. '. .. ~
36 Reti logiche: cOmplementi ed esercizi
.'
In tal modo, i riporti negli stadi l, 2, 3 sono computati tutti nello stesso
tempo massimo relativò all'attraversamento di 2 livelli.
Fig. 12.1: Collegamento fra addizionatori e anticipatore di. riporti
La rete può anche utilmente computare le variabili P e G che indicano

le condizioni complessive di propagazione o generazione dei riporti nei 4
stadi:
P=Po +Pj +P2 +P3

(2)
G =G3 +G2 'P3 +G1 ,P3 -P2 +Go 'P'j 'Pz 'Pl
..
Ilo = Go - (po +ro)::= Go ' p;; +Go,ro

Rl =Gl' P1 + Gi ,Go· Pa +G1.· G;;'· ro "
Rz '" G2 'P2 +G2 -GI ~Pl +G2 ·Gl -Go," fo +G2 ·G1 ,GO ·ro +Gz ·GI ,Go' r;;
Le uscite P, G sono negate, coerentemente con gli ingressi Gi> Pio
...:.:. .... .
'
i
lt
Capitala pfÌfTI(): Reti combinatorie 37
P=Po,Pj,PZ 'P3 "'Po +P1 +P2 +P3

)
G= G3 • G2 . G1 • Go + G3 • Gz .G1 . P1 + G3 • Gz . P" + 0 3 • P3
. '
'o
àJ
,
,- COn
• ,,. POn
l-
O
'"
l-
O
, ___
(l''' COn
Fig. 12.2 Anticipatore di riponi

.. .
, " "
')
..
'i
l
.l'
)
f
L
l
'. "
.> - - . -
11
40 ReTi logiche: complementi ed esercizi
- Alee dovute a corse critiche, derivanti da una alea multipla indotta dalla
codifica degli stati e dal fatto che la variazione di una variabile di stato
prima o dopo dell'altra C'corsa") conduce a stati stabili differenti. Si elimi~
nano evitando le corse, cioè codificando gli stati in modo che ognì transi-
zione avvenga fra stati "adiacenti", cioé con la variazione di una sola
vanabile. E' questo il maggiore vincolo nella progettazione dèlle reti
asincrone, in quanto tale codifica riclliédé', spesso raggiunta di nuo-:e
variabili di stato (cfr, ad esempio § IV-4). . '
- Alee derivanti da insufficienti durate degli ingressi (cfr. ad esempio § m-
4): si tratta di grossolani errori dipr,oge~iqne. '
Nelle reti sequenziali sincrone, alee di regime possono ptesen~si co~

l'uso di flip-t1op'latch: un impulso di durata eccessiva (cfr. ad esempio §, Ill~
14) viene in pratica assunto dalla rete Come sequenza successiva di più im-
pulsi in ingresso.
In questo capitolo vengono esemplificate le alee propriamente dette, rin-
viando ai capitoli sulle reti sequenziali quelle derivanti dal dimensionamento
dei ritardi. L'obiettivo prevalente è quello di approfondire le motivazioni elt;:
conseguenze dei fenomeni di alea. ' ' , ' ,'
2. Alea multipla

Riferimento: RL, V-5A
Obiettivo: approfondimento teoria
Testo
Si ricorda che in un circùìto, allorché variano simultaneamente due in-
gre~~ sih~ ,ù.nà cO.\ldi:zi~ne cosid.detti:dL~é~ mulgpla:, è possibile che ,iti
uscita si abbiano' dèi'Valori transitori non preVisti da un progetto che' tenga
conto ,soltanto dellecondi7ioni di regime~
Costruire :un circuito' esemplificativo
, .
'di quanto sopra,
Descrizione del circuito (fig. 2.1), "

Il circuito esemplificativo consta di un circuito equivalenza di una varia M
bile con se stessa: "
y=a-3.+a·a
I:j
I
Capitolo secondo: Alee 41 I
identicamente uguale ad 1.
l'L
Per provare il circuito è stato inviato su a un segnale periodico (clock) . A
causa del ri4U"do degli invertitori., il segnale an (a) ritarda rispetto ad a.
Allora, quandò a scende, an resta ancQra basso per un tempuscolo, durante il
quale è a-fan ::: O: in uscita dal ciicuito si nòta ùn picco basso sul segnale y,
l
che dovrebbe rimanere sempre alto.
Per evitare l'alea occorre evitare le transizioni simultanee dei due segnali:
è quanto si ~ealizza con le tecniche a livelli (asincrone).
\
.t,
Per evitare l'effetto dell'alea si adoperano tecniche sincrone, secondo le
quali un segnale a livelli (y nell'esempio) produce effetti soltanto in concomi-
tanza di un apposito segnale di sincronizza,zione, sfasato rispetto a quello che
genera le variazioni del segnale a livelli. . " ,
Se ad esempio y varia in concomitanza dei fronti del segnale di clock c"
~ . ..
l,
esso vienè preso in esame in corrispondenz(i dei fronti di un altro clock CZ)
.- (
sfasato di 90" rispetto al primo. '' " , l,

Ritardi del circuito
- porte AND, OR (tranne quella su C2): l
- clock Cl (=a) ,
,l
durata alto,: 10
durata basso: lO
-ritardo simulato da porta AND (clock Cl) )
5 (1/4 del periodo eli Cl)
!' 1 ,
;
JU1..
y !, )
.
.
"
,
r--~--- c2 .
;,
,
, if
'
"
.,l' .
~ .. .l
, l'
Fig. Z.la:. Circuito dimostrativo di m'alea multipla

'.
'.
I
l'
. .'. ~:
..... ,
i a
an
y
Fig. 2.1b: Aleamultlpla: tempificazione
... . "' .......

J 3. Alea statica

Riferimento: RL, v-se
Tes'tò
Si ricorda che in un circuito, allorèhé gli ingressi vanano fra valori adia-
centi (quando, cioè, varia una sola variabile), si può avere una condizione di
aleastatica o dinamica. Nel caso che l'uscita prima e dopo della variazione
assuma il medesimo valore, l'alea è dettastatica, altrimenti l'alea è dinamica.
Nei circuiti and-or (nand a 2. livelli) l'alea si ottiene se l'uscita del circuito
è 1 prima e dopo la variazione (e dualmente per i circuiti nor). L'alea si ha se
la transizione non è inclusa in una clausola adoperata per la sintesi della rete
e si elimina aggiungendo al circuito la porta rappresentata da detta clausola.
Costruire un circuito esemplificativo dì quanto sopra.
Descrizione del circuito (jig. 3.2)

E' esemplificata la funzione:
y= a·b + a·c
.... .....
:
rappresentata dalla mappa di Karnaughdi fig. 3.1:·
ab 00 . 01 11 lO
c
O l
t
)
1 l 1 l
Fig. 3.1: Mappa di Kamaugh del circuito
.
.;. "
,"
.' .~ ::" '
4. Alea dinamica
Riferimento: RL, V~D
Obiettiv.o: approfondimento
.. ,.
'
teoria
"' - - . "~-_M, .. _ ~ ..... ~:.~
Testo
Si ricorda che in un circuito .combinatorio possono aversi ,~ee statiche o
dinamiche: nel caso che l'uscita prima e dopo della variazione assu,~':' ~ori
opposti,.l'alea: è detta" dinamica~ L'alea' dinamica consiste in una oscillaziotie
dell'uscita durante latransizione'delsegnale d'ingresso: ad esempio, la yaria-
zione l ~ avviene' con l'oscillazione -1 ~o~ 1~o~ 1. L'alea si verifiça solo
per circuiti a più livelli e deriva da un'alea statica presente in una sottqr~te a 2
livelli; si elimina eliminando l'alea stanca.
Costruire un circuito esemplificativo di quanto sopra.
Descrizione del circuito (jig. 4.1 )

E' esemplificata la funzione a 3 livelli:
z= y-t::;: (a·b + i.c).(a + bi

Due switch fissano b=c=], un ingresso periodico entra su a, simulando ne
così la variazione. Per i ritardi dell'invertitore CI (alea statica) e per il mag-
giore ritardo ipotizzato deÌla porta OR che costruisce t, z assume l'andamento
tipico de~'ale~ dinamica. " , ,
Ritardi •• I
I ritardi del circuitò sono stati posti ,tutti uguali ad l, tranne quello della '
porta or che genera.Usegnalet (6 u.t.)'e delle porte nor (2 u.t.)~ La scelta dei,. '
tempi di ritardo perinètte di meglio evi,denziare.i fenomeni di alea descritti: ' ,
,.>
fig . 4.1 a:,Alea dinamica
. ... '
Capitolo secondo: Atee 45
c !l
"
!
b
a I
, . !
y u u u' u u u u U
t
z
i
Fig. 4.1 b: Alea din,lUI1ica: tcmpificazione
I'
J
"
5. Impulsi concomitanti
....
"

Riferimento: RL, V-5B ' ,,' (
Obiettivo: approfondimento teoria ; i~
Testo
Due (o più) impulsi concomitanti che operano su un .medesimo circuito
sono da evitare in quanto provocano un'alea. E', irifatti, impossibile in pratica
mantenere il sincronismo fra di!oro: uno dei due può slittare rispetto all'altro
e causare effetti aleatori. .' (
Mostrare l'effetto' di due impulsi concomitanti che agiscano su una porta

AND e su Una OR ' :!
Descrizione del circuito (fig. 5.1)
Sono esemplificatè l~, funzioni: .['
x= c'C; y::= c + c
Entrambe dovrebbero essere identicamente uguali a c, come effettivamentè ....... :....... ;

~'. ' .b
avvien~ per x e y: c è collègato ad un segnale periodico e' x; y lo segli6no
con il ritardo proprio d~lle porte. . .
Nella parte di sotto del circuito sono riproposte le stesse porte, che gene-
,
"' ,.!I
, I
l
(
rano x', y'. Le funzioni sOno uguali ad x e y ma si è simulato un ritardo di l,ln

impulso rispetto all'altro (attra,verso i 7 inv~rter in cascata). COme si puòno~ ':'i'!:
tare,x' è sempre nuÙo, y' presenta 2 imp,ulsi in concomitanza con c. ',
:
.: :.l I
'.' ...
t :
)
,I
" ..
.I., . ... ~. ,. ;';-.' I.... ,'" •
" "
[ .,' .......
.".
-' . .
,"
.~. ,
.,
.
46 Reti logiche; complemell1i ed esercizi
Fig. 5.1 a: Impuls i concomitanti

, { C 1 1 1 I
c' I I I l 1 ' ,I I
x I I I I I I f
, 'o ,
x' ::>',.
l .>5,: \:
y
y'
I I 1
Il Il Il Il
J 1 I I I I ( I 1 ",
Il Il Il Il Il Il Il 1111 Il Il Il I
,:'~ , '
t' 'I
'r. ' ,
I I J
Fig. 5.1 b: Impulsi concomitanti: tempificazione
6. Alea essenziale'
:t Tipo di circuito: rete sequenziale asincrona

Riferimento: RL, VII-2
Testo
Una rete asincrona possiede un 'aièa ~senziale se, a partire da uri mede-
simo, stato, con una singola variazione dell'ingreSSù I-?I' la rete dov.rebbe
. terminare in uno s~to diverso ' da quellò raggiunto con tre variazioni
I ~I'-:7I-?I'. Costruire uria rete esemplificativa. ," . '" .
Scelte di progetto
,Si assume come esempio un contatore; cònsid~rando l'ingresso quello di
conteggio (è bene analizzare questo circuito dopo aver studiato i contatori e
il flip-flop T). E' questo un caso classico di alea essenziale, in quanto, ovvia-
mente, la macchina deve contare le variazioni dell'ingresso e quindi 3 varia-
zioniproducono un effetto diverso da quella di una,spla. .. :
In particolare, si ,analizza il funzionamento di un ' contatore asincrono '.
: '} modulo-2 che conta i ~ton~ di salita dell:unico ìniti~so:T (e$So' è ,anche un
fJip~flop T edge-triggered), descritto dalla tabella di stato che segue.
" '
','
, ' , ,
Capitole secondb: Atee 47

'.".
usdta
O
1 .. :,.. ",:"
··~·~·';-",f··_
, .. .
'
........... " _.... "

S$ So ·/;':~j;:'d-4~~~·;:" .
O ~, . '.
:} ~(~J.?r;~~,~.
=,,":;;~~~i :'1~,}"
Descrizion.e del circuito (fig. 6.1) ,
,; .:. ':;:~'.,~~ ....
Il circuito coincide con quello del flip-flop T asincrono di cui al § III.16,
ma senza i ritardi sulle linee di reazio,ne che eliminano l'effetto dell'alea es-
senziale. "
: "
Note 'sulla tempificazion.e

Si osservi che il contatore, piuttosto" èhe cotlwe: ·j'~2"0:1., ..3-::i-O~1.
conta invece 3-2-0 ..2-0 ...2-0 ... : l'alea trasforma la: transizione' O~ 1 in quella
"; .
O~2, corrispondente alle tre variazioni dell'input O~l~O~1. Osservando
,,
con attenzione iI display, si scorge che avviene in effetti una transizione a
vaIangà O~ 1--?3~2. Il fenomf:no è ottenutÒ' tendendo lenta la risposta
<Ìell'mverutore che genera Tri = T • Poiché iii. transizione di Tn ritarda, si
susseguono nel tempo gli Stati di cui alla'ta:bella.
'. . ~
stato T Tn 1'1 y'z stato Jabella note .. I

,
.,.
"
'
pree. ' . sego ... '," ..
, .
'
.
O 'o l O O O rilià'Ì·.'coll stato stabile di partem:a
O 1 'l ." (}-' l 1 ri~a i .'<:01 2 Tn non vanaancoTa
y'l dipt:llde da T. 1'2 da Th; ..
:riga?, colI
"
l l l l l :3 . . .,~, .".:
non completa la transizione e '. ';. ~ ":: ,', ,
,,'
,
..
,
. torna indietro nella tabella

,',
~ .,-':- .::
"
./
come se stesse in 3 stabile ,"

3 l, 1 l l 3 riga 3. colI , "o"
3 l O l O 2 ,riga 3, col 2 assume la variaxione di T

come se fosse nello stato 3
:<::\' i
. ,l
2 l O l O 2 rlga'4, 0012 ' e finÌsce nello stato 2
, ..
,"
" " I
.".
,
i,
Ciò avviene perché le linee di reazione sono rapide rispetto ai tempi di ri-
tardo del circuito combinatorio. Se si ,apponesse su queste un opportuno ri-
tardo. l'alea essenziale non produrrebbe effetti (si veda § III-16). ~l ritardo
sulle linee di reazione deve essere in generale maggiore di quello d~lla rete
combinatoria; nel caso specifico, è sufficiente che sia maggiore di quello
della porta or. ,, '
,
..
Ritardi
Per rendere evidente il fenomeno, si sono posti tutti i ritardi p~i a 5,
tranne l'invertito re di Tn che ha un ritardo pari a 20.
y2
yl 1-,..._
0-
,.<Et
T
1-
o~--~~--~~--~
n
°m
, ,
Fig, 6.1 a.: Alea .essenziale

• " , O"; • • • , -, ' . ,' .
" ,
. .. .
. . '. - . ." ". :".....
reset ~
T
Tn .
.
y1 u
y2 :J
Fig. 6.1 b: Alea eSsenziale: tempifiC3ZÌone '.
, ,
'~. ' '':'.~' .~': .
Capitolo terzo
Flip flop
1. Richiami teorici
I flip-flop, organi elementari di l)lemoria, sono i componenti. fondamen-

. ',
tali delle reti logiche. Essi memorizzano un bit di informazione nei due valo-
ri convenzionali di O ed 1; un flip-flop si dice'anche in reset se memorizza 0,
in set se memorizza 1. '
Un flip-flop Ha memor1zzazione dell'ingresso" possiede in generale al-
meno 3 distinti stati di ingresso: , :'
- stato di reset, che pone il flip-flop in reset,

- stato di set, che pone il flip-flop in set,
- stato neutro, che lascia inalterato il bit memorizzato,
che vengono codificati attraverso due o più variabili binarie.

Dal punto di vista del comportamento esterno, i flip-flop si possono
classificare in vario modo'a seconda dei parametri presi in esame (in quari~
segue si assumono tutti ,isegnalì. l-attivi; "ale.la dualità per segnali O-attivi):,'"
,,'
,"
a) Codifica degli ingressi ,, ,~ ' "" .. :.

,,'
-RS o flip-flop fond~entaIe, con i 2' ingressi' b!nari ,R per ,il resete S per il ,' ,~ ,
: ' . ..
'
:.~
,set e con la condizipne di vincolo R~S,,=O; , , ,

- D, con un "ingresso-dati" D che defmisce il valore che il flip-flop deve as-
sumere;
- T, con un ingresso "trigger" T, che, se attivo, provoca la commutazione del ",
flip-flop; , " ," , ',
"
- JK, che si comporta come un flip-flop T per J=K= l, come un RS ,altrimenti

(con J corrispondente a S, K a R); , " ;'
- misti (D+R, JK+RS, etc.). ' .'
b) Sincronizzazione degli ingressi
..'" ,".- '~' .

~~ . " . . ....
' ,.
i
\
•• , .,,",
'",
",<
•
,
o',
,
.,l.
;.,
"
#
...
",',
. ,", ..
.;
50 Reti logiche: complementi ed esercizi '
-Sincroni (o abilitati), se il posizionamento del flip-flop avviene in sincroni-

smo con un apposito segnale di "'abilitazione" o " sincronizzazione" , detto
anche impropriamente clock; sòno necessariamente sincronì ì flip-flop D e
JK, nel senSO che possono funzionare solo con tale tipo dì posizìonamento.
-Asincroni altrimenti: è,tipicamente asincrono il flip-flop RS fondamentale.
Si noti che il flìp-flop RS esiste anche in una versione sincronizzata; anche il
flip-flop T esiste nelle 2 versioni sincrona (il.T defiÌii.sce se commutare, l'a·
bilitazione quando) e asincrona (il flìp-flop éommuta sul fronte dell'unico
segnale T). .
c) Tempificazione.
I flip-flop sincroni possono essere:
- latch, se seguono i valori dei 'segnàli di posizionamento durante tutto il
:i,t?tnPO in cui l'abilitazione è attiva;·· . . ' .<t;i~~,
-edge triggered, se sono sensibili ai segnali dr: po'Siiionamento solo sul
fronte della salita (o discesa) del sègnale di sincronisÌu'o;
- master-slave, se si posizionano sul secondo fronte dell'impulso di sincro-
nizzazione al valore definito dagli ingressi in corrispondenza del primo
fronte.
,l I flip-flop sono reti sequenziali e in quanto tali essi possono essere:

- retifondamentaIi o asincrone; lo sono il flip-flop RS fondamentale, i flìp-
\ flop edge-triggered e il flip-flop T 'non sincronizzato (è un particolare
. edge~triggered) in quanto commuta sul fronte di T);
- reti sincrone impulsive: lo sono Ì'flip-flop sincronizzati latch.
',Un caso particolare è costitUito ·dai flip-flop master-slave che esiste' in

due versioni diverse: .. : " .
- con la condiZione di vincolo cheglffngtessi non varino durante la presenza
dell'impulso di sincronizzazione: è reailizato allora mediante una rete sin-
crona (vedi esempi nel seguìtodel.:capitolo);
- senza la suddetta condizione ed è allora una rete asincrona.
. La sopra elencata varietà di irigrèssi, tempificazione' e tecniche di real:iz~

zazione genera una miriade di flip-flop diversi. Nel presente capitolo viene
sviluppata una ampia e sistematica ma non esaustiva casistica di soluzioni
'\
I possibili. Esse sono sviluppate con due obiettivi: l'uno è un approfondimento
ed esemplificazione della teoria dei flip-flop, l'altro la ..progettazione di reti
sequenziali (il flip-flop viene allora visto come caso tipico di rete da pro- .,
gettare). .
."' .
.. . ~.,
: ... '
,
..." .,
.'
, : .'
S·R =O per quello a NOR, S+R =1 per quello a NAND.
Allorché si attiva il sv.itch posto a monte del monostabile, si gellera sul

set (o sul reset) un impulso dalle caratteristiche temporali deflnite (nel caso
specifico, dopo un ritardo di 1 unità di tempo, nasce un impulso lungo lO
u.t.). Si è supposto che' ciascuna porta l()gica abbia un ritardo di 4 ui.
..
1 TRG Q
sat 0-
l TRG o~----~ o
0- l" .
'l TRG. Il
X 0- sE!'
Q
. set
reset
. x'
x
set'
reset' ~----....,
y'
y
Fig. 2.2 : Flip flop RS f0n.damentale: circuito e simulazione

.'
Analisi del circuito

L'analisi .è sviluppata sUIJlip~~op ~ .. NÒR; essa si estende a quello a
NAND per duaI:iià~ Partendo da(flip~flop'nello' stato di reset ed àlzandosi il
set, si abbassa dopo 4 . unità di tempo illato falso del flip-flop (uscita x'), che
pertanto si porta con entrambe le .uscite al valore·O. Permanendo ora il set (se
non permanesse si avrebbe un comportamento anomalo, esaminato al § 4),
la porta NOR superiore possiede entrambe gli ingressi O e quindi, con il ri-
tardo di altre 4 u.t., l'uscita x si porta ad '1 e vi permane anche se viene meno
il segnale di set. ' . .-' ... .
Dall'analisi di cui sopra e dall'osser\iazione del circuito deriva la tabella
di stato, basata su un circuito con 2 :variabili di stato (x, x') e 4 stati di fig ....
2.3a.
.. .:--,; . ' .
,
1
"
Capit% terzo: F/ip flop 53
RS RS 10
stato
00 01 11 10 00 01 11
' (xx) ~
(x'x) 10
6P~ì ~
00
® 00 r... 01 - 10 [lx'-= Sx
00 11 01'\ @ 10 01 ~01
'-: 01./ - 00
I~x- ~~
01 ® I@ 00 00 , 11 - - .- _.
11 00 00 00 00 10 10 00 -- lO
a) b)
Fig. 2.3: Bip flop RS a NOR: a) tabella di analisi; b) tabella di sintesi
Nella tabella è posta in eviden2;a la transizione di cui sopra: su di essà la

macchina si sposta dappriÌna in orizzontale. e poi in, verticale, compiendo 'un
ciclo di 2 transizioni fra gli stati: · " , ',' " ' , '
10-+00-+01
Sintesi del circuito

n circuito di fig. 2.2 d-eriva da un progetto nel quale:
a) Si effettua la scelta di codificare i 2 stati della tabella iniziale (fig. 2.1)
con 2 variabili di,stato (invece di 1 sola): lo stato set con l e quello r~set
con 10_ Si noti che in,:generale la minimizzazione delle variabili di sta,tç>
°
non conduce necessanamente alla minimizzazione del circuito: nel caro,
specifico la minimizzaiione delle variabili (1 sola) condurrebbe al flip-flop,
dinamico, di costo maggiore e con problemi di carico elettronico. .
b) Al. fine di evitare la corsa nella transizione 01-+10 e viceversa, si impone '
la transizione attraverso lo stato (instabile) 00: 01-+00-+10. "
c) Lo stato 11 che ne risulta è non specificato, così come il punto (00,00), ':i i
La tabella per la sintesi è mostrata in figura 2.3b).
,: ~'
d) Dal progetto combinatorio scaturisce il circuito a 2 NOR, direttamente ri-
cavato dalle tabelle di sultesi. Si noti che i punti di non specificazione risul~
tano a posteriori fissati ai valori di cui alla tabella di analisi (fig. 2.3a);
'-. '. : : -::. ~~., :....;.'... :..' "

.~. ' .. ~..
I ~ ...:-:, :".' -:.,". .. , .'" ~. .'~
\(:. . ' p .. ' . " .. • ~ • • ", >,
. "
54 Reti logiche: complementi ed eserciii
Flip-flop RS sincronizzato ifig. 2.4)

Il flip-flop RS sincronizzato latèh deriva banalmente da quello fon-
damentale; basta porre:
set o: S <z ' reset =R'a
In tal modo R ed S sono segnali a ·livelli che defmiscono il nuovo stato del
flip-flop, ma soltanto in corrispondenza dì a i:l set e reset diventano attivi.
l S
0-
(
S
",.1
R
::',li":~J: ... a . '.:":1;; t ..
":< o·..;---t : ,;,,~ ... ~.
"
;t>--.\-- set
x
reset' 1 - - - - - '
ll'
x
Fig. 2.4: RS sin.cron.izzato
Il flip-flop diventa allòra una macchina sincrona impulsiva a sincroniz-

zazione esterna sull'impulso a. Là relativa tabella è ancora quella di fig. 2.1,
ma intesa come tabellà sincl'ona; ognI transizione avviene soltanto in corri-
spondenza dell'impulso a. Nei paragrafi che seguono viene approfondita la
1 J
tempmcazione del flip~flop fondamentale e si illustrano i f4p-flop edge~
triggered e master-slave. ' ' ,
3.' RS fondamentale,: pu~ti di intlifferenza
I Tipo di circuito:rete seqUènziai~ àSfuCro~a'

, I
Obiettivo: analisi del flip-flop; comportamento di una rete se si applicano
~ agli ingressi valori considerati come punti di indifferenza in fase di progetto
Testo
'.Nel flip-flop a NOR è non definito l'ingresso R=S=l; dualmente, per
quello a NAND non è defmito R=S=O. tosa succede se si applica agli in·
gl'essi il valore non defmito? ..
,"
. :.
. .-
..
-,'
':"
: ~;:: ::~:~~
:'
......
,,' "
.
.
:, ':,' '.
-
Per simulare la variazione 11-700 si è posto agli ingressi set e reset del flip-
flop un unico segnale c, che attraverso un switch varia da l a O. Per arrestare
l'oscillazione che si produce, è adoperato un apposito segnale (stop) che re:-
setta il flip-flop. In figura è mostrata la seguente sequenza: .
- c~O, stop=O: il flip flop a NOR è nello stato di reset;

- c=1 stop:O: il flip flop va nello stato' 0'0;
- ç:::O stop=O: il flip flop oscilla fra 00 e 11;
- stop=l : il flip flop si resetta fermando l'oscillazione.
Segue·poi nel diagramma temporale una 'sequenza per il flip-flop a NAND:

, -
-c'==l, stop'=O: il flip flop a NAND è nello stato di reset;
- c'=l, stop'=1: il flip flop mantiene lo stato di reset; .
- c'=O stop'",,1: il flip flop va nello stato 11;
- c'= 1 Stop '= 1: il flip flop oscilla fra 11 e 00;
- stop'=O: il flip flop si resetta fermando l'oscillazione.
4. RS fondamentale: timing
Tipo di circuito: rete sequenziale asincrona

Obiettivo .. tempificazione reti asincrone '
Testo
Si ricorda che la durata di un segnale dì ingresso in una rete asincrona
deve essere maggiore del ritar~o complessivo della rete combinatoria:
. d>R
. In geIi.eralè; anzi, se la transizione fra gli stati. imposta dalla variazione

degli ingressi avviene con un ciclo di lunghezza k, deve aversi:
d>kR
Analizz~e tale relazion~ per.~: fiip·:flop RS fondamentale.
.,
' :,
. '.,'
'.
l
,! , \
, I
dato 0-'
cl <XX ok
1
O'"
ok
clock Olrto
TRG
,,- , CLR
.......
{
Fig.4.2a: Flip-flop RS latcb
Il
)
dato
clock ok
,
\ Fok
1 clock corto
Fnot ok
stop
"
{
Fig, 4.2b: Tempificazi.one del flip-flop RS latch
l
J. 5. RSedge triggered (master-slàve):
.. ,. Tipo di cìrcuito:rete sequenziale asincrona
'( Riferimento: cfr. § lO
Obiettivo: studio di flip-flop
5.1 RS sulfronte di salita

\
Testo
i f . Progettare un flip-flop RS èdg~-triggered sul front~ di salita.
~ .. . '
':::~.:-.~f.)
11
,- • r
5.3 RS master-slave
Per il flip-flop a fronte di discesa (e dualmente per quello a fronte di sa-
lita), se R e S non variano per a=l, il flip-flop edge triggèred coincide con il
flip-flop master-slave che acquisisce il dato sul fronte O~l (di salita, primo
fronte di un impulso) e lo restituisce all'uscita su quello 1-Hl (di discesa,
)
secondo fronte). Si tratta, ovviamente, del flip-flop master-slave defmito sin-
I
I
crono al § 1. Per ulteriori approfondimenti si '>,Ieda il § 9 (flip-flop D sin-
crono con RS edge). .
. ,II flip-flop D è una macchina che mèmorizza.i:Ldjì.to D in sincronismo

còn: 'Gn segnale di abilitazione a; si tratta quindi ·driik··.flip-flop con le due
variabili di ingresso D e a. In figura 6.1a) è mostrata la tabella fondamentale
asincrona del flip-flop, con evidenziata la transizione Sa-tSl' Dalla sinte~ di
questa tabella, condotta come quella del flip-flop RS, si ottiene il medesimo
fllip-flop a NOR (NANO) incrociati, con:
R= a·D S=aD
aD .. D
00 01 11 10 uscita: " stati O 1 uscita
stati
o
i
So
® O O O 1
'i
S; @ So . 1 .. 1 O 1 1
l a b
'~
l
\
c
.~ . . ~
Fig, 6.1 .. Flip-flop D. a: tabella fondamentale; b: tabella sincrona; c: tabeIla edge-triggered

...•
-.
Capitolo leno: Flip flop 63
Alle st~~e éonclusioni si pervien~ più semplicemente considerando che

un flip-flop RS, con: R=a·D, S=a·D si comporta esattamente come un flip-
flop D. .
In figura 6.1b è riportata la tabella sincrona del flip-flop: stavolta la
macchina è considerata a sincron.izzai:ione esterna, con impulso di sinCToni-
smo a non riportato in tabella. Realizzando la macchina con l'uso di un flip-
flop RS sincronizzato sulle linee di reazione, si ottiene dalla tabella di stato
R=D: S=D ed essendo nel flip-flopRS· sincronizzato il set e il reset in and
con a, si ottiene ancora R=a· D. S=a·D.
In fig. 6.1c è riportata la tabella che defmisce il comportamento del flip-
flop edge triggered sul fronte di salita di a: su di essa è evidenziata latran-
sizione fra gli stati qoo-7qO\-7qu in conseguenZà del fatto che, a partire da ." 1. :
a=D-O, si alzi prima D e poi a. Si tratta di una macchina asincrona o fon-

. damentale (nel.senso della teoria delle reti sequenziali), sincronizzata dal ~" , .
fronte del segnale a (nel senso della tenninologia usata pe~ esprimere il . ~,
comportamento dei flip-flop).

Nèi paragrafi che seguono è app.rofondita la tempificazione e la realiz-
zazione concreta del flip-flop. ,
I
;
..
7. D latch dinamico
..
f .
Tipo di circuito: rete sequenzialeasincrona . , .
Rifèrimento:prodotto commerciale 7475 .. j
. . i
Obiettivo: studio di flip-flop;alee statiche .: I
Testo , ,'
...," '
I
':: .' 1
, Progettare un flip-flop D latch.
f
"
. ' . . .' :-/<: " .
:;.. .
Prògettò .... •..
. ,
l .
Si tratta di una rete asincrona banale;_~Dalla sintesi della tabella di figura
6.1a, avendo assunto P come variabile. di,. stato,risulta:
" ~
.
(~ " .
'. ,': . :
F=a·F+a·D+D-F . " ~
ove il termine D-P è aggiunto per evità:ré' l'aJ.ea statica. Un flip-flop siffatto si ., i
dice "dinamico", in analogia con il flip-flopRS dinamico.
:I
...
66 Refi logiche: complementi ed esercizi
Tempificazione
Per evitare fenomeni di oscillazione del flip-fiop RS, la durata dell'im-
pulso a deve essere maggiore di 2R, ove R è il ritardo combinatorio del fiip-
flop RS (cfr. § 4). Essendo il ritardo di ciascuna porta unitario sì ha R=2 U.t.,
ed> 4 U.t.. L'impulso del monostabile è dunque di durata 5 U.t.
')
{ a
D 1 - -....
F
}
Fig. 8.1 b: D sincrono con RS btch (D latch): tempificazione
~''::''~'" '
9. D sincrono con RS edge (master~slave)',

Tipo di circuito: rete sequenziale sincrona
Riferimento: MEl, VIllA
Obiettivo: studio ,di flip-flop
Testo
Progettare un flip-flop D sincrono con RS edge su linee di reazione
(l'ipotesi di D sincrono equivale all' ipotesi che D non vari durante la fase at-
! tiva dell'impulso).
li)
Funzioni di posizionamento
, Le funzioni di posizionamentosono quelle già viste per il flip-flop latch:
:., .
i
,I
9.1 D sulfronte di salita
Descrizione del circuito (fig.9.i;.
E' costituito dal flip-flop RS edge'sulfronte di salita con i segnali dipo-
sizionamento di cui sopra.
Per porre in evidenza il comportamento impulsivo della macchina, il cir-
cuito è stato simulato con un monostabile sull' ingresso a in modo che D non
possa variare durante l'impulso. ":',' ,:~' . '.
:(
'~ ".' ~ .. "
. ".~ ~ ::",-,'
tI "
. ".
' :. o' • . : '. . " ""
In conclusione, il flip-fIop D smcroÌ1ò con' RS edge sul fronte di discesa

sulle linee di reazione:
- è un master-slave su impulso l-attivò;
• coincide con il D edge triggered sul fronte di discesa.
preset
i clear
\ a D non v:u1:1
O
,; } p
u p.U blO<C:lli
'lo ",
.~ Fig. 9.2c: D sul fronte di discesa ed impulso l-atii~o~.'fempìficazione

)\
lO. D edge con 2 RS
} Tipo di circuita: rete sequenziale asincrona
Riferimento: "!vIEI, VIIl-5
Objettivo: Progettazione asincrona; studio di flip-flop
\'
Testo
Progettare un flip-flop D edge-triggered sul fronte di salita, che abbia
f altiesl due segnali non abilitati ("asincroni") di preset e clear .
~
.
10.1 D sul fronte di salita ' ..~. ", ,
Scèlta di progetto
,. '
Rete asincrona con flip-flop REsti linee di reazione.
l.
! Tabella di stato
Tralasciando per il momento i segnali di preset e c1ear, si assume come
I tabella di stato quella teorica di fig; 6.1c). Si codificano quindi gli stati con 2
variabili, u e p nell' ordine, come segue: qoo=(OO), qOl=(Ol), qll=(ll) e
QlO=(10). Ne risulta la tabella per il progetto di fig. 10.1 .
. '", . "
•
,{
' ..
:1 "', ' ,. ', '.

, ;, .. ::::, ..:,.:,:.,:..:'l,. ,.,.,~ : • , ' • • •><
" "'.
éapitolo tmo: Flip flop 71
a «
stat
(u ,p)
00 01 'ii 10 uscln
qoo 00 01 00 00 O
qOl 00 01 l' 1 ., O
q'l 10 11 11 11 1
". i
q 00 1'
- .' o:: 'l
'IO 10 1'1 -~
., ',::':: ~{;I
..
,
,.
'
Fig. 10.1: Tabella di stato deI f1ip-flop D edge afronte di salita
,Funzioni di posizionamento '

, Avendo assegnati gli stati come dallà tabella, ne risulta che il flip-flop u
rappresenta anche l'uscita del flip-flop D; occorre dunque progettame i
segnali di posizionamento Su, R" (set e reset di u), Sp. ~ (set e reset di p). Si
sviluppa quindi il progetto dei segnali Set e reset dei flip-flop u e p.
a 00,01 11 p o 00 11
o 00 01· 11 :10
D '
10
uP 10 01 10 p uP 00 01 ,11
00 O 1 O O 00 . o .o
00 o ci o o 00 . . . .
01 Ò . o . 01 1 o o . 01 o o 1 o
01 . . O .
11 O . . . 11 1 o (t o 11 . . .
. '
11 O O O O
10 O 1 . 1 10 . o' o . ~o . . o o
10 O O . 1
'"
Sp Rp Su Ru
",o..
, ,.. .... .
Ne risulta: ~
'. ' ...

,,~, "",'
Sp= a·D ' ....~ ,'~'

.or' .....
Su= a-p
ì segnali di posizionamento
iniziale preset (che pone il flip-flop ad 1) è
elettI: (che pone il flip-flop a O) si po~ono utilmente piazzare direttamente
sui se! è reset dei flip-flop R S . - '
Ii flip-flop D che ne risulta è in effetti' un flip-flop misto. raccogliendo '.' ~;I"
.. -. . '.
in sé il D propriamente detto ed il flip-:flop asincrono RS. Si ha allora:
'
.' "" ,
'" ' "
,:
, I
i)
:.
"
,,< •.• , .....
".
" ,
. ~ .. '. . -~.
'. :.... ' .
. ,.:~ , . " .,' -.:... . . .:.
a
Sp= ·D+preset Rp=a.D+Clear
su= a'p+preset R,= a· p+clear
Si noti che il circuito funziona come segue:

~ per 0=0 viene acquisito in p il valore di D~ u (e quindi l'uscita) non varia;
- per 0=1 il primo flip-flop (P) viene ricopiato nel secondo (u).

Il circuito risulta composto da 2 flip-flop·RS fondamentali, l'uno abilitato
da ii, l'altro da a. I segnali di set e presetoperano direttamente su entrambi i
flip-flop; essi. sono simulati con 2 monostabili al fmedi evitare che in prova
di simulazione.si lascino il set oil preset attivi.
es et
l D
0-
l
O'" a
l~
Q clea/'
;--oTRG .
O cm Q . .: .
. . ....: ...
..
Fig. lO.Ù· FlìP-fl~~·Ì>~~tri88ered· su fronte di salita
Tempificarione
La durata w di ciascuno dei due livelli del clock deve essere tale da man-
tenere la commutazione dei flip-flop. RS; detto Ril ritardo di ciasc\ma delle
porte NOR, deve essere (cfr. § 4):.
w>2R
'
•! . ' "
..
Capitolo ieno: Flip flop 73
Nel caso specifico, essendo R= l? deve essere w>2 U.t.. La tempificazione

presentata in figura mostra come:
- il flip~flop vene preliminannente posto in set o in reset;
- essendo a=O,p segue D ma l'usc;ta ti non varia;
- al fronte 0-71 di a il valore 1 di p viene trasferito in u;
- restando a=I, pur variando D, nulla varia né sù p né su u;
- essendo di nuovo a=O,p segue D, ma l'uscita u non varia;
.
- al fronte O~ l di a il valore O di p viene trasferito in u.
. '. .': .. '
prese!
-
••• , .....:. j
,
clear ': .:'.'
D
• p.u btocc.i
• ...
~ ~
.. . ,
.':'::,.,
a "'. I.
':'""':
, ,,,~ .. . ' :/
p p ...... I>
U
,, .'
Fig.JO.2b: Flip-flop Dedge triggered su fronte di salita: tempificazione !.
Nota
Si noti che con lo stesso schema può essere realizzato un flip-flop RS
abilitato edge triggered: è sufficiente sostituire D con S e D con R (cfr. § 5).
102 D sul fronte di disceS{l

,.: ,~... , "
Analogo è il circuitò' sul fronte di discesa., che si progetta egualmente e l

conduce a: I
.,
I
"
Sp= a D+preset , '~ Rp= a D +clear .~.

,I ,
:
Su= ii ·p+presev a·
R.; = P·f·clear ." ....... . " o,,·· · · . .~
. : . ,:.. .
• o . ' 0 .... ~
PSCR\IC D
li
Drtpnvw
p,u 6lO&iQ
~ a) edge mggere<!
. j).U blocati p.ublocctlù
ti ~I
b) lIUlSter·slavc
. p.' bi""","
Fig. 10.3: Tempificazione del flip-flop Dedge triggeredsu fronte di discesa

e fjip-fIop master~slave
. >•. :~: -~': ',:,"
,74 Reti logiche: complementi ed esercizi
Esso risponde alla tempificazione di èui alla figura 10.3.
Confronto tra flip-flop master-slàvè ed edge triggered

Si faccia riferimento al flip-flop' edge sul fronte di discesa Ìa cui
tempificazione è mostrata in figura 10.3a (le osservazioni valgono per dualità
per il flip-flop sul fronte dì salita):, .
Per quanto visto al § 9, questo circuito cdincide con il flip-flop master-
slave ad impulso l-attivo, nel quale D non vari durante l'impulso (fig. 9.2a,
riportata ìn fig. 10.3b). Coincidono pertanto in un unico circuito i flip-flop:
} - D edge su fronte di discesa;
- D master-slave con impulso l-attivo (e D che'non varia durante l'impulso);
- D impulsivo sincrono con RS edge su fronte di discesa.
,;Si noti che tale coincidenza non è generale: ad~:~~mpio, non vale per il
flip~flop JK (cfr. § 20). . :r
11. Pedge con 3 RS

Tipo di circuito: rete composta , ,. '
Riferimento: MEl vm - 5D, circuito 'commerciale 7474
\
ì Obiettivo: studio di flip-flop
., ,"" '.
Testo "." '
Progettare un flip-flop , D edgè..trlggered

,
sul fronte di salita.
Impostazione del progetto

.' TI progetto viene sviluppàtd:cbn :~na tèèiÌica:di progettazione atipica,fi-'
nalizzata alla realizzazione del flip-flop cori un clrcuito di basso costo, corri-
spondentea quello del flip~flop commerci31e 7474. Nonostante la comples-
sità della tecnica di progetto, il risultato sarà semplice: solo 6 porte nand
(rispetto alle lO del circuito di fig. 10.1) e con caratteristiche di simmetria,
pàrticolannente adatte alla realizzazione dei éircuiti integrati.
La prima scelta progettuale è quella di realizzare il circuito attraVerso due
reti in cascata: un flip-flop di tipo RS, U, nello stadio fmale ed a monte una
rete C per il suo pilotaggio, come in figura ILI.
l,..a rete C sarà a sua volta decomposta ili 2 reti compon~nti fra di loro
interconnesse, che risulteranno c()stltute ciascuna da sOli t'lip-flop e senza al- ..
cuna porta nella parte combinatoria. Ne risulterà in totale una rete composta
di soli 3 flip-flop.
.' . ' ..
" ""
," : ' ':; ',",
" . .:;:'::": ::: :' "
76 Reli wgìche: complementi ed esercizi
Dei due flip-flop si adoperano anche gli stati le cui uscite sono R,=Ro = 1
(SI= So =1) come ulteriore stato neutro per il reset (set) di U. Si adotta
quindi per gli stati la codifica segnata ai margini delia figura ll.2a). Questa
codifica suggerisce la disposizione dei nodi dì C secondo il grafo di figura
Il.3a) e le conseguenti partizìoni: " "" "
La partizione R sulle colonne è associata, al flip-flop RI-Ro, in quanto

ciascuna colonna ha il codice"dei p~i due bit (Rr, ~) corrispon4ente ad
uno degli stati 01, Il, lO del flip-flop; ana).ogamente la partizione S sulle
righe è associata al flip-flop SI'SO- ""
Nelle figure 11.3b), c) sono iridicati rispettivamente i grafi de~e parti-
zioni SeC. Purtroppo, nessuna delle due partizioni è chiusa e quindi le reti
componenti (i due flip-flop) SOno funzione l'una dell'altra e viceversa. . .
01 10
00.1-
l R1F!O a,...,ROe1
S1SO
10
a)
11 01
a_O,Ao»O
b)
. "
00
01
1·
·1 c)
10
01
Fig. 11 .3: Grafo deIiarere è èsua decomposizione:
a): grafo complessivo; b): grafo deUa panizionc S; c): grafo della partizione R.
. ': . '. .
. ~ . .
Capitolo terzo: Flip flop 77
Si analizzano ora le caratteristic:;hedei due grafi componenti per trasfor-

marli in quelli çl.i flip-flC?P opportunamente posiZionati. A tale scopo è utile
far riferimento al grafo di un fl!.p-flop E,S a nan4 di fig. Il.4: nei nodi sono
segnàti nell'ordine l'uscita vera e q1.lel1a fàlsa (11 è ~o stato in cui entrambe le
uscite sono vere), sugli archi i segnali di p'osi~ionamento, SR nell'ordine.
. : . : ,' .. . . " ,
00 .. .
! \
1- -l
,:' : '(1
, " "
Fig 11.4: Grafo del flip-flop RS a lland (O-attivo).

o
Progetto delftip-flop S (SI SD)

Il grafo di fig. 11.3b) non coincide con quello del flip-flop se visto in
i.
i
l
funzione di a e D; peraltro. le sue transizioni si possono esprimere in fqn-
zio ne di a e ~ come è appunto indicato in figura:
- nella prima riga si ha sempre che è ~ = ~ indipendentemente da a;
- la transizione dalla prima alla se:conda riga si ha per a=O e ~=O (la tran-
$izione però avviene dopo che il flip-flop delle colonne sia già stato settato:
diventa prima ~=O e poi cOn].muta il flip-flop S);
- la transizione inversà si"hà analogamente per a=O e ~= l;
- le due transizioni fra"seèonda e terza riga si hanno' sulla terza colonna
(~=O) e., pe~ a=l (dalla secollda?lla terza) ed . a=O (dalla terza .aU~
. Il
seconda)' .. .. '; " . ... . . .-: ....
. , . .
-Ili transizione dall.a ~rza alla prima rig~ sf ha sulla colonna ~= l) ed a=O.·" o
. '
o
. "
•
Si ha pertanto: : . '.:.: ,..... .. ..':':: :......: ..... " .' " '. ' ... ... ' . : ;. ...... . ... ..: ~ ~
. .
=
sets a resets=R q
'- .
~'.'
Progetto delflip-flop R (RJ Ro)

Il grafo di figura Il.3c) non coincide con quello di un flip-flop per la
presenza del cappio lO sullo stato set che nel flip-flopcondurrebbe invece
nello stato dì reset. Una ijeve modifica alla tabella e al grafo complessivo di C
risolve il problema: si aggiunga lo statoq'l> stabile sotto lO ed equivalente a
qlt come illustrato in figura 11.2b, in modo che da ql si vada in q\ , per
!I .': " "
".
1· 5,D=10 e qui si resti stabile, per saliré"à 'q"o per 00 (in tal modo, questa in
seconda transizione vi sono meno corse); il grafo è presentato in figura 11.5.
01
acO.RQ=O
00 11
o;
01
11
. , ~.
~ : ...
. .~ ;."" .
. : .. .' '
a)
} c)
-,
01
Fig. 11.5 Grafo della rete C modificato
N~risulta, per il flip flop in esame:'i] gràfo di fig. 11.5c), che coincide con
quello ,del flip-flop con Set=a,. Reset=D, ad eccezione degli archi ave ~
segnato Sl=O. La coincidenza diventa completa se peraltro si pone:
, l':
", ", resetR=D "

, • , •• 0 • • • " ' , . ' • •• :". • " "~ •
E' questa la soluzione adottata:'- ,, ':: ,': " ~ O , ,' ,
, ,
Descrizione del circuito (fig. 11.6) " '"

circuito è composto dai 3flip-fldp' dl c~i sopra; quello fmale CD) for-
:Il
nisce l'uscita ed è posizionato dagli altri due, fra di loro interlacciati.
. Il segnale di preset pone ad 1 il flip-flop fmale U e ,q~ello S del suo set,
mentre il clear pone U=O e setta il flip-flop R per il 'reset . .
,La tempificazione è quella tipica dei flip-flop ,è~ge1ligge~~q.': '
..
'1 ...•.
l ~ ,
" . : p
," . ... .
CapiJolo terzo: Flip flop 79
.'
. .... ,
.
~ ' ,
TRG , ~ i-'
l ' ~_
0-' .,
r'n, '
--.JI preset
Sl
t \..
I f
: .. "
I
SI u
ì
I
"-J l
J
\..
J ,.
,
, "",,
L
l- a
O R1
1 \.. J
I J J f
I
, 'RO
l
O
-
.... O I 'J
\.. l' ,
l
elea- , ...
I- ì
l
QJ- Tro ~ I-- ' , .. , ,"
" !
; ,
r T ,~ .
1 .. ,
..'
,'.' I
Fig . 11.6a: Flip-flop Dcon 3 RS componenti .::.;I!

..
; ,i l'
prese! ' .' ... ~ , ! i
, . . :r ',j;
elear i
, , '
a
' .: , " : l
D
u .. .... ...
., , '
.,~ '.":: ....: .'
S1
'.' .'
SO
R1 ' : .
RO
, ' ..
.
..
..
Fig. Il.6b: Flip-flop Dcon 3.'RS cçllnponenci (tempificazione) .-::
:. 4
, ;" .. ,'
,~.:, :~~,::::~~.~:i.~~~r:;::,": : '. ,

,"
, ..
J
,L
',.
",,' • . . '.. ! "'.-.
","
,.--..., pr eset, ; ,
l Q .' .
O""
l Q
TRG
O""
CLR Q
~, ,
.'
' ..
.: '." ,',", ',,=~' ; :~'.. '
olear
l~
O TRG
CLR Q
-
Q
I 1
Fig.IS.la: Bip-flop Tsillcrono con RS edge
clear
preset
T
~ "
. I p
u
.~
::l
.5
l'l. ,
T
,:'., " "
, ,Fig.
,.
15.1 b: Flip7flop TsincronoconRSedge ... . ..
' ' "
, ,
"
Nota '.' -
Si noti che il circuito, analogamente al flip-flop D edge-triggel"ed sul

fronte di discesa (cfr. § lO), opera come. un master-slave con iinpulso 1-
attivò (acquisisce sul fronte di salita, commuta su quello di discesa) ed anche
carne un flip-flop edge triggered (comunque l'uscita varia esclusivamente sul
fronte di discesa). Se si assumesse come componente un RS sul fronte di
salita, il circuito risultante sarebbe un master-slave con imulso O-attivo.
I! circuito coincide con quello del§ 17 (T asincronp) , , ..
.
. :,.':,>~;,~,;::,,:
!
",""
,',
• ',' ': ."::. .'f, ". ,
" ~. "'.

15.2 T aHilitato;' ' ' ..;
',,< •
Il easo 2 (T segnaie il 11vello, a im pulso) risPonde al m odello di fig .13.1 b

e dà luogo sostanzialmente al, medes:ini.o circuito. Detto TA il segnale a
, livello; il ruolo che prima era di T, viene ora assunto da a, che quindi opera
come segnale di sincronismo del flip-flop RS; TA funge da abilitazione ed i
, segnali di posizionamento risultano:
S=u·TA R=u-TA
I
, : ' ': ; .. Il
,
.. -'
"', ~
Il segnale di sincronismo a, poi, si aggiunge alle due porte and che calcolano ,. ' " ., ,
S e R in quanto, come nel caso l, è questo lo schema del flip-flop RS com- " .:
ponente.
16. T asincrono
Tzpo di circuito: rete sequenziale asincrona "
Riferimento: RL, IX-esempio 4
Obiettivo: progettazione asmcrona; alea essenziale; contatori
" ,
Testo
Realizzare un flip-flop T sensibile ai fronti di salita di T 0, il che è lo
stesso, un contatore modulo 2 asincrono .... ,: , ..
"
,P .:I
.' ," "

'. ;1
Tecnica'diprogeno
, ,
Il
Progetto rete asincrona fondamentale"oe, valutazione di soluzioni alterna-
- :11:
tive per la realizzazione. ,,_'
o
" I. ~:I
"
, Pfogéttt/ .'
" . ._
La tabella di stato è quella del flip:':f!op T asincrono (cfr. fig. 13.1e), Si
effettùa dunque la seguente assegnazione deg~ stati. priva di corse: ,
"
, .I
e dètte nell'ordine Ylt Y2 le variabili dLstàto e u l'uscita, si ottengono le tabelle

di fig. 16.1 e le seguenti equazioni delle variabili di stato e uscita:
"
~.'"'"~":'-":':.-': <. ,',

... . "o
"
90 Reti logiche: complementi ed esercizi o
Lasciando da parte per il momento °i segnali preset e clear e detti nel-

l'ordine u, p i 2 flip-flop di stato (il flip-flop u coincide con l'uscita), si
hanno le tabelle di fig. 17.1 e i relativi segnali di posizionamento:
T T T T -
T O
o
o • o
p,u O 1 1 . O 1 . O 1 1
o:J 00 01 00 - - 00 00 - 00 ~
01 11 01 01 - 01 1 01 01 - '-.-"
.
11 11 10 11
,--
11 - 11 '0->:
;
'1" 11 -
10 ··~~S~;:: , '-..,;
;
-1Ò 00 10 10 1 10 - 10 -
o flip-flop
I segnali prese! e clear si aggiungono poi direttamente sul set e reset dei
flip-flop RS componenti.
I
I Descrizione del circuito e tempijic'tizione (fig.17.2)
-I
I
o ..
Fig. 17.2a: Flip-flop Tlisincrono coli 2 RS
Il circuito è identico a quèllo del§ i5 (flip-flop sincrono con RS edge),

così. come la tempificazione: ne è stata sottolineata la caratteristica a livelli ~
adoperando un SVlitch invece di un monostabile per simulare il segnale T.
~~'..:!-: <~. ~".~.
'.'
". '': .
.- '
clear
preset
T ------mrtrul.I1
.5 '"
P l''
T
u
-p,. blQCCaU p.u blo""ri
Fìg _J7.2:b: Flip-flop Tasincrono con 2 RS
18. TI flip.:flop JK
Il flip-flòp JK riunisce in sé i comportàtneriti dei flip-flop RS e T: si

comporta come il T se è J =K=l , altrimenti si comporta come lo RS, con J
come set e K come reset. il flip-flop è sempre abilitato da un segnale di sin-
cronizzazione a; J e K defmiscono lo.·:stato che deve raggiungere il flip-flop,
a individua quando ciò debba avvenire. ' .. _ ,
..
JK
00 01 11 10-.. uscita
stati
So So So S, S, o
S, S, So S)l s; . 1
.-.
a) ;
.. a" 1 .' j i
.KJ :' , I
,.,1
ati 100 01 11 10 1 I DÒ" .. 61 ' '. 11 101 uscita . '.'....i:l.:: I
l
.
00
,
@) 01
~@ .
®:' ® @ @) o .'
.'
'.
.. ':• /1:
. I ,
~:
I
~
'
C, .-~ l
~,'
j'
01 00 ® ® 00
"':
',
-... 11
('
-11 - o "":""
'\~·r:·:l
~
': :,:~
11 @ @ 1"10
....... 10 @ @ @ 1 .:i\
.....,.
- , c:' ::' I
10 11 11 ® ® .. -- - 00 00 1 "I
:I " !
- ;',
. ..
Fig. 18.1 : Flip-flop JK a) tabellasincrona; b) edge-triggered
.
.:I dI I
- - - - -- --_ ......-.-..._...-..... .. -.... _ , .

...... .
-.
. .....
. , ~ " Il
,
..
'
La tabella sincrona del flip-flop è mostrata in fig.18.1a: in essa si intende

che ogni transizione avvenga in sincronismo con a. In fig.18.1b) è mostrata
la tabella del flip-flop edge-trlggered sul fronte di salira; in essa i quattro stati
necessari sono stati codificati su 2 v~ili come 00, 01, lO, 11, in modo
analogo a quanto è stato fatto per il flip-flop D edge (cfr. §§ 6, lO); è evi-
denziata una sequenza di commutazione a partire dallo stato 00 staòile sotto
l'ingresso 00:
- con a=O, IO variano 004'10: lo stato resta 00;
- IO variano 10-711: la macchine si. prepara a commutare nello stato 01
(l'uscita non varia);
- a varia 0.,-71 e sul suo fronte il flip-flo'p si sposta nello stato 11, v?riando
l'uscita; ,
- alla ulteriore v.aria.zione 14'0 di a, restando J e K inalterati, il flip-flop si
prepara alla nuova transizione nello stato'lO.
19. JK sincrono con RS latch

Riferimento: RL, VIII-3C e X-S, esempio 6;,J\1EI, Vill-6
Obiettivo:flip flop JK. ,"
Testo
Progettare un flip-flop JK con RS latch.
Scelta di progetto
Si assume il modello di rete sincrona a sincronizzazione esterna con l'a-
bilitazione a che svolge il ruolo di impulsò di sincronÌSmo. Sulle linee di re-
.. " azione si pone un flip-flop RS.-a.b~tolatch;: '
i . . ,.::.,.. .::~"
., ....
',.,"""';' ",-
La tabella di stato è quella sincrona di fig. 18.la). Detto Fil flip-flop
di stato, i due stati sono banalmente as.segnati:
. . .'. '"
Essendosi adottato il modello sincrono a sincronizzazione esterna, essa va ...

letta come tabella per il progetto delle funzioni di posizionamento a livelli.
.',
l.
'\
: t:
94 Reti logiche: complementi ed eserci-d
20. JK sincrono con RS edge (maSter-s)ave)
Tipo di circuito: rete sequenziale sincn:ina

Riferimento: MEL. VID-6
Obietrivo:f1ip flop JK
Testo
Progettare un flip-flop JK sinèiono con RS edge triggered sulle linee di '
reazione.
Scelta di progetto
Si assuma il modello di rete sinerona a sincroniizazione esterna con ra~
bilitaZione a che svolge il ruolo 'di impulso di sffi~onismo. Per evitar~ i
problemi di tempificazione di cui al flip-flop con RS Iatch (cfr. § 19), sulle
linee di reazione si pone un flip-flop RS edge triggered.
Funzi.()ni di posizionamento
Come per il caso del flip-flop coii .RS latch, la tabella di stato è quella
sinerona di cui alla fig. l8.la). I due stati sono assegnati in modo banale, per
cui. detto u il flip-flop di stato, si ha:
'"
pc ... !
1
o~ K
cio.,
, 1
Fig. 20.1 a: FIìp-f1op .rKsin'croii.o con RS edge su fronte eli salita
(master-slave su inipulso negativo)
'/
:I
.. • • p " ,
Capitolo t~r;:o: Flip flop 95
EssendosÌ' adòttato ì1 mÒ"dello a: 'sì~cronizZazione esterna, la tabella va

letta come tabella per il progetto delle funzioni di posizionamento a livelli.
. . L'impulso a sarà poi applicato direttamente al flip-flop di stato. Le funzioni
di posizionamento sono quindi:'
s= Ju
.. '
, ....
20.1 JKsul f~ontedì salita
Assumendo come flip-flop di stato quello RS edge realizzato con 2 RS
fondamentali (cfr.§ 5), si ottiene il circuito di figura 20.1 se il flip-flop RS ", ' .
opera sul fronte di salita. Considerando che il flip-flop RS edge-triggered i.à·:1: :
.
~::...-
presenta i 2 ingressi R ed S in and con ii siha: . -. :' .
'" J "'"
s= a·J· u R= a·K·u ·
. . .
Considerando poi le funzioni di posizionamento del flip-flop RS e i se-
gnali di preset e clear si ha:
Sp=" ii·J li +preset ~= a.~.u+<:lèar

Su=: a 'p+preset Ru::: a . p ·.dear
pressi -.. . .
clear .. . :
,,
J .. l
K J.K non variano
a " , .',.
... . ...
p :". ~ .~ ,
,.
.' ,": ..
U p segue 1.K' p S<g\:CJ.K • "" ;-': ì
.. . a !
' .. : ....'·1 '
Fig. 20.1 b: Flip-flop JKedge sul fronte di. salita: tempificazione
20.2 ik. iùjronte di discesa

Procedendo analogamente si ha:
Sp= a .J. ii +preset Rp=a·K·u+clear
.. ' ,,'... -
' ,'
.;-:- .. '. ~
', _
"
o"
..
..... "
:.: ;.~~ .~ '. '.:

~ ~'.=- •.j::.L; :~i, ~:::?:·'i3:~;" ·:·:,~?:.·>t~: ';'.: .',. ..
~
.. . .' .
~
. ,' ,'
.I 98 Reti logiche: complementi ed esercizi .
I 21.1 master-slave a N OR , .
. " .: .,' ,
Si parte dalla versione con impulso O-àttivo (fronte di salita, cfr. § 20):
a·
Sp::: ii .J + preset Rp= ,u· K + clear a
su::: a·p +preset ." .. R.,= a'p, +clear
., " "
e si effettuano le seguenti modifiche: '.' .. ',

p
l) le due AND a monte del flip-flop sono 'trasformate inNOR; di conse-
guenza scompare la NOT e J, K diventano O-attivi: .
Sp= nor(a, u, l) + preset Rp= nor(a, ii,K) + cIear
2) Le due ANO del flip-flop usono trasformate in. NOR; di conseguenza si

'dovrebbeinserìre una NOT su a ed invertire i lieip.-aIi provenienti da p (p
Sul reset e p sul set); dovrebbe dunque essere: ' . ,:' . .
Su= nor(a, p) +preset R.,=nor(a,p) +clear

' .1
(graficamente, invece di inveliire le entrate sul set e reset di u, si è disegnato
capovolto quest'ultimo flip-flop) . .
3) InVece di alimentare entrambe le nor iii posizionamento con a. si alimenta

p,
il set con il set di il reset con il reSet di p:'
. Su= nor(Sp, p) + preset : ',' R;.=norCRp, p) + ctear
Ciò è lecito in quanto, si ha: '" . . ' ' . ...

S. == nor (a,p)= a·p . : ;. ' ".
'= a·p + u·a·p·:· " " : . (ii;ii.p ·è .:iìicluso ma'p) , .. • ".,
+
. ==a·p n·a-p +' ù:a: .p ' . (ti-a:p 'è'-dÒi:ÌÙare: pen=O,u=l, u no'n-'dève
::: a-p + u-p variare e ·può anche essere di nuovo settato)
=a-p+u·p +a'p.j (ap.Tèiriclusoina·p) .
+a 'p- j ·u (incluso in p-u)
+i-p' j . li (è ~ullo:.per a=O, u=O,p=l è J=l perché p o è
stato settato da J= 1 o ha commutato per
K~J=l)
..
=a-p +u'p +p.j .. ' .- " "
..
'· 1 =(a+u+J),p = Sp·p =nor (SI': p)
. .··;·' ··:-:"\{.'~\1"') .
. . '. ~
.. ': '. ~: '.

'..:"
.. ,.' ' " .. -. .'.
Capitolo teno: Flip flop 99

'.....
Da cui si ottiene con analogo sviluppo 'per ~:
'. i
:.:" .
. . -i ,
u :<'= .
1 ........--...1. l'RG Q
o.,. . Q
1·
:. I
. Fig. 2].] a: Flip-flop master-s!aye·"tutte noi" con impulso O-attivo
Si>= nor(a. u, 1) + preset Rp= noÌ"(a. ìi~ K) + clear

Su= nor(Sp, ii) + preset Ru=nor(Rp, p) + dear
. in -defmitiva. per il fIip-flop a tutte NOR, si ha che: .

- J, K sono l-attivi
- set e reset sono O-attivi. ... .
.' ~:
i
.. ~.
, ,.~
crèar
f?reset ., ' ~
.... Jri I--------.r-""L-~......,...:,..

- -. ;' '
. . .' .' . .
.
~
~~ .
'': '
Kri I-----------.:--r:-.,'.-. .--:':-0--"-:- )l•• blo=ti . . P,Il b1ocoali . ":~"
a ...... :~
p
u
I.K ~on von.ao ; " " ;.' ..
.': ,~;:.
.. _'. , .
Fig. 21.] b: Flip-flop master-slàve "tutte Dor": tempificazione ." .' ~ '
".:.,.
21.2 masier-slave a NAND
" .:
Si consideri prima di tutto che il flip;;flop a NAND ed ingressi di posizio-
namento O-attivi è il duale del flip-flop a NOR, con ingressi invertiti di posi-
.' . _,n
100 Reti logiche: complemenli ed esercizi
zione: il set di fronte alla uscita F, il reset di fronte ad F. Pertanto, tutti i cir-
cuiti a NOR già visti diventano per dualità circuiti a NAND ed il flip-flop è
con segnali di posizionamento O-attivi:
l'
O
=
CLR O
Q prese!
.. ~
J l ::'""-_...., ...._ _ _ _ _ _---"=--~i----____.
0-
lJ
O
K à~'------' L __~=====+_ __- '

Fig.21,za: Flip-flop master-slayc "tuttcnand" con impulso l-attivo
Sp"-" (a+u+ j'). preset .

~= (a+ii+K)·CIear
; .
Su= (a +p)'preset
Ru= (il +p). C'i:eir
e quello con tutte NAND:
... . . ' Sp= nand(a>ii:+J)'preser.:.:··· . . ,· ..,....... " . . .... . " ..... .

-
'
.. · ' 0 . ...
. .. ..
",
'. . . " : ~~: narÌd(a:·"u'; K~ CJear::··..:~":.: .,;: : ; . ..: . ,' " . ':"
..... .::' ".,
Su= nand(Sp, p)·preset·..· " '

Ru= nand(Rp,p}clear ' .
con:
- J, K l-attivi;
- set, preset O-attivi.
Il flip-flop commerciale 7472 Si basa su quest'ultimo schema logico.

102 Reti logiche: complemenri ed esercìzi "
n-
K.J
u.p 100 01 Il IO' 100 01 11 " , IO I P "\>0 OI 11 10 1 100 Gl Il IO l
00
, , D - - - - - -
..
o, - - - - - - Ql
rL I
- -
- - - - - - Il 1 ,
"
lO l , - - lO -" - - - - -
KJ a..o a:. KJ
p 100 01 n 10 1 100 01 11 "IO I u".P 100 01 11 lO I 100 01 Il lO !
00 - - 00 - - 1- - - -
01 - l 1 ." O, - - .-",.. - - -
- - - .".. ...~; ' ..-::. .
- - -
;: ~ .'-
- 11 - - Il ,',
IO - - - - - - lO - - , l
iu
Fig.22.1: Mappe di Kamaugh à:lle funzioni di posizjonamento
Descrizione del circuito (fig. 222)

, " "
, " , ,:~ ' ,
1-
J '- ".-
o
-l
l u
1~
o
•
cl.. ",: "
Fig. 22.20;
t "
Flip.flop JKedge triggerect ..
. "
.,' .
,',> ,
" • • •: > • • •:
Capitolo ierzo: Flip flop 103

l
. "~.: . ,
Il circuito è simile a qt!ello "JK master...slave" (cfr. § 20), salvo che ag-
giunge il termine Q·Li·} al reset e a,u ' K'_al set; in tal m~do, per a::O il flip-
I
flop segue interamente J, K. .
preset
clear
J .- ,:",- p,u bt~d: p'u ~0C01tÌ
.
~Il.-. -:":;" ': ':p
a
K
a
p
.. ---J{
"'l"Oc.:.;.c..r.x
'.i : ...
;: :
, ,
u
...;. ,
'" .' . . ~': . :

.' :
.", '.
Fig , 22.2b: Flip-flop JKedge trig~ered: tempificaziooe
23. Jj{ edge con RS e rete di posizionamento _ '

TijJo di circuito: rete sequenziale asincrona
Riferimento: circuito commerciale 74101
Obietti:iio: conoscenza di circuiti. commerciali , i
i
, ,
j
Testo .I
Progettare un flip-flop JK edge triggered Sul fronte di discesa !
. ':.. ,'
Tetizida,di progetto , .. ..... : ~ " .. "

,- ..-
. .." .. .
,- "~;,~dottata una tecnica mista, èJi~ •fu'· parie- si rifà ' alle metodologie -
"
" - ,.. ~
.:~ .
daSSichee in parte è basata su intuizioni particolari per questo progetto, tese .-
f
.
alla semplificazione della rete.
inipòstaZione del progetto

Si parte dallo schema latch di .fig;19j, trasformandolo quindi in ed.ge.
Lo sChema latch è a nand: lo stadio gi uscita è un flip-flop e le porte di in-
gresso, considerando Re S O-attivi, sOno (fig.23.1):
__
,
I
I
I
I
J
./ ',.', ,~.
.' " .....'.. '.' .... ' .
' . ."
....
.'," .
.
,~,
: ," .' ," , ".
104 Reti logiche: complementi ed eserciIi
Fig .23.1
.
.. Schema
.
del flip-flop
R= . S=J·F·a
Fra le nand dUngresso ed il flip-flop di uscita è interposta una apposita rete

p di posizionamento delflip-flop, ièui segnali di set e reset sono: '
set=Ql +a reset=Qo+a
Si determina quindi il seguente comportamento:

- per a= l, 8 e R assumono i "alori che, trasfonnati dalla rete P in Qo e Ql>
dovranno determinare sul successivo fronte l ~O di a il valore di F;
- sul fronte 1~O i valori di Qo e Ql vengono trasferiti in F e qui memorizzati;
- pennanendo a::::O, Qo e Ql vengono mantenuti stabili dalla rete in modo che
i segnali di set e reset durino il tempo sufficiente a dermire lo stato di F
(vedi note sulla tempificazione).
La rete P, dovendo mantenere i valori Qo e Ql> è una rete sequenziale con
ingressi R, Se variabili di stato 00. Q!.
Progetto
Sulla base delle scelte di CUi Sopra, si ha la tabella di stato di fig.23.2:
- per ~R=O. l'ingressò 4èl fliP~;flop di usCi.ià·deve essere neutro: QoQl~ll; .
. - per 8R=01 e'QoQI=Ol,ilflip-flop~'di nuovo posto in set: QoQi=Ot, '1:(01,
01)=01.10 stato è stabile; ..' .
- analogamente, per SR-IO e QoQl=10, il flip-flop è resettato: '&(10.10);:;;10;
- se dagli stati stabili di cui sopra gli ingressi si portano a 8R-11, gli stati re
N
stano stabili; .
- se da QoQl:::::01 stabile per SR-ll.si paSsa ad 8R-1O, lo stato dovrebbe in-
vertisi (QOQl::::01): per evitare la corsa si pone '1:(01,10)=11, raggiungendo
quindi lo stato stabile lO con un ciclo di due transizioni; .
.
- analogamente si pone '1:(10,01);;;11; . .
"; .'- ..
.
Capitow leno: Flip flop 105 I
- si pone "C(1 1,11)== 11. Si noti peral!To ~he in funzionamento nonnale questo
punto non dovrebbe mai essert:·rn,ggitlntC/; s~ tuttavia lo fosse per una
Il
variazione simultanea di S e ROPPJlJ:e per una errata tempificazione. si
deve avere la garanzia che il flip-flop ili ~scita non sia alterato: il valore
QoQI::::11 (piuttosto che non specificato)fomisce
".'" , ,.
tale garanzia..
SR
0tQ . ()() 01 11 10'
00 - - -
01 11 @ [€i 11,
11
~ 11'01 li .10
10 11
if~1 (iO) (f<ì
..
Fig ,23.2: Rete di posiZioniuneIltQ:~
.' '.'.
tabella di stato
. . -
Dalla tabella di .stato 'Si deduce; . . .. ' .'
a;, =R +Ql +Q; ·S=Qt 'R+Qo -S .. :: : :
QI =S+00 +Qt,R=Qo ,S +Q) .F.. ... .' .
Descrizione del circuito (fig.23.3)·
fii~#3: Flip-flop JKedge-trlggered

II circuito riproduce il progetto di cui sopra, con le varianti che seguono:
- Piuttosto che calcolare indiPend~ten1edt~ Q1R T Ìo si ottiene da QIR ch~ .
serve per Q; (ed ~!Ùog~ent!::'p~~ QoS);' o::. '. '. ..,'
-Piuttosto che realizz~ereset ~à~+a=:(QtR +QoS)+a,si pone diretta~
mente: Q~ =QIR+QoS+a e reset=Q~ (ed analogamente per ser=Q;). Il
fatto di avere aggiunto a alle variabili di stato della rete P non ne altera'il
comportamento, in quanto essa è attiVfl. solo per a=O.
- Alla rete è stato aggiunto un preset O-attivo che pone F=Qt=l; analoga M
•
mente si potrebbe aggiungere un cIear. .

TI circuito presenta lo stesso schema logico del circuito commerciale
74101, che appunto presenta il solo preset ID quanto integra su un unico chip
, .. ' :. "
...
'. :,,,!~:~:~:·~:~2~?;:t_~~~~:~f~~·~~lS~,;·:~',~·, '.;: ~ '. ' ..
. . .
.' ."
" ,
-. .:~ :> ,. ~
..../:~ :~~ ;:..:<.:'.':.. .... .."
108 Reti logiche: complemenri ed esercizi
una completamente non specificata (da So, io). Per il modello di Moore le
uscite si pongono in corrispondenza delle righe della tabella e all'interno dei
nodì del grafo. ' , ' ,
Due macchine completamente specificate che hanno il medesimq com-
portamento terminale (a medesime sequenze di ingresso corrìspondono
medesime sequenze dì uscita), si dicono 'equivalenti. Due macchine, M e M',
sono equivalenti se per ogni stàto S di M ne esiste almeno uno S' di M' ad
esso equivalente, nel senso che per ogni ingresso i due stati preseritano la
medesima uscita e stati seguenti equivalenti. e viceversa (per ogni stato di M'
ne esiste almeno uno di M). Le due macchine possono essere costituitè da un
numero diverso di stati. '
Si può dunque così procedere'per la cosiddetta minimizzazionedegli
stati, cioè per la ricerca dì una macchina equivalente a quella data M, ma con
il minimo numero di stati interni: ' . ' " ' .
- si individuano in M le classi di equivalenza .degli stan;
- si costruisce una macchina M' che associ ad ogni classe uno stato; essend()
questi equivalenti, ne è defUlita per ciascun ingresso lo stato seguente ' e
l'uscita (in quanto equivalenti, gli stati della classe hanno statisegu~nti
equivalenti, e quindi corrisponden~ ad un'altra classe, ed una unica ùsci!a),
Per le macchine incomplete, il concetto di equivalenza si trasfo~a in
quello di compatibilità fra stati ed mclusione fra macchine. In particolare:
- due stati sòno compatibili se' presentano uguali uscite e stati seguenti com-
patibili per quegli ingressi in cui le funzioni 't e Ij) sono specificate; ,
- la macchina M ' include la macchina M se M' ha il medesimo comporta-
mento di M.limitatanlente ai comportamenti specificati di quesC ultima.
La costruzione della macchina minima si basa sulla ricerca delle classi
massime di compatibi(ità e sulla loro aSsociazione agli stati della macch~a:
. . .... ,:"
, , -, 2. Reti asincrone ' , " :. : :,. "'". ,

, "
".
.. ,"
'. -,
'"
. ,"o , . 0' 0
Una macchina sequenziale è una macchilla fondamentale o asincrona

se la sua tabella di stato gode di-particolari proprietà. Per defmire tali
proprietà si introduce il concetto di stato stabile: lo stato S è stabile per
l'ingresso i se è -r(S,i)=S; cioè se pe~ l'ingresso i lo stato seguente è ancora S
(lo stato ,stabile è segnato con Ulla circonferenza sulla tabella). '
Una macchina è asincrona 'se la tabella è tale che, in ogni colonna vi è
almenò uno stato stabile e, a partif~ da uno stato stabile, ogni transizione
(ottenuta per una variazione degli ingressi) fa terminare la macchina ancora ..
in uno stato stabile, così come.
esemplificàto
'. . in fig. 2.la) per una transizione
" .
. ,
11 O Reti logiche: complementi ed esercizi
- il posizionamento iniziale della rete iIi, unò

stato specifico può essere assò-
dato ad uno specifico segnale 'e deve essere opportunamente tenuto in
conto nella fase di progettazione della rete combinatoria della macchina.
)(,----
IrgrElSSÌ
. x,,--- , ,
Fig. 2.2: Modello fondamentale di inacchhìa"asincrona

:
:'~'~f;l~:"~
Modello conflip-fwp (fig.2.3)
, .
l X,---'.IIO-
Irçtessl
Fig.2.3: Modello seqoonzialecon

. flip-fiop RS
,",' . '
TI modello consta di una r~t~ coiribiiiatòria e di flip-flop RS fondamen-

tali che memorizzano le variabilidh>tai:o~ 'r flip-flop 'risolvono tutti i problemi
di aleee, pertanto, re~dono meno pr0b.lematico il progetto.
da a R S
O O - O
O 1 ti 1
1 O l O
:"'\ l ' "l O ,-
Fig.2.4: Tabe11a per il progetto del set e reset del flip-flop R,S
.. ':.. -" ,-~-: . ~ ':.: .
...
Per la progettazione della rete occorre cOstruire i circuiti per 2n "variabili
di posizionamento" (set e resei) degli n flip-flop di stato; queste devono es-
," ;:'';' '. ;.::: ,"
.. '
Capitelo tPùutò: Reti sequenziali asincrone 111
"~o '.
sere tali. da condurre, per' ciascun ingresso, éiascun flip-flop allo stato
seguente, in funzione dei" suo stato prece(l~nte' e degli ingressi, secondo la
tabella dì figura 2.4. '' . '
Il posizionamento iniziale della rete può essere fatto posizionando op-
portunarn~nte i flip-flop mediante un segnale esterno.
· "
. "'"
3. RiconosGitore di parità
Tipo di circuito: rete sequenziale asincrona " , .
Obiettivo: progetto asincrono; minimizzazlone degli stati ,,'.
.,.-
':l'7'''' ~.'.
,
'
..-.. ::.~~,...,.' ...

.' ,.~",l-"
,"~O •
Testo '.' . :
;.:. :;~-::-,":'
Realizzare una rete con due ingressi A e B e due uscite Y e Z che for- · :,'
;
;'
nisca in useita: ...' i '
I '
- Y-l se l'Ìlltimo segnale variato è k. ., ,
- Y=O se l'ultimo segnale variato è B~ :, , ,

_ 2=1 se il numero di variazioni complesSive (A e/o B) è di~ari;
- 2=0 se il numero di variazioni complessive è pari. ,. ' ..
,;
Tabella di trallsizù>ne
<'•
. ';.' ,- ! ì
S~O~~~~O~1~·_1~1_"~.~10~' ,', ::
Q2 '. :
/. -
01 11 '10 ·
i '
Q6 o
'Cl4
I·-
- .' b)
Q7 1__ f. - IO-
a)
Fig. 3.1: Tabella di Uansirion~ ~gli stati
, ,
'.:' ." .
le variabili dì stato restano quelle di cui sopra per ABIL=l, mentre assumono
il valore di A per ABIL=O. , , .' '
ABIL /mru1llll1llrlllnlllllUlRnr--.-<"------
Z
qO
q1
q2
Y '"!inno
X LI,
Fig. 4.5b : Diagramma di tempifi=ione '
5. Interruttore ideale
Obiettivo: progetto asincrono
Testo
Un interruttore reale (fig. 5.1) è soggetto al fenomeno del rimbalzo:
spostandosi la lamella dal contatto, A a B, rimbalza su B aprendo e chiudendo
il relativo contatto.
Progettare un dispositivo logico che trasfonni in ideale l'interruttore:
fornendo un segnale di uscita stabile: il contatto ,si, chiuda non appena la
lamella perviene per.la prima volta, ~B." . ',' ,,'
.-, . , '.,
Impostazione del p~ogetto

Posto uguale ad 1 un contatto chiuso e. detto Z il segnale di uscita dal ,
dispositivo che indichi se la lamella è in A (Z=O) o in B (Z=1), il diagramma
temporale di fig. 5.1 suggerisce immediatamente la soluzione: il dispositivo è
un flip-flop RS con A segnale direiet e B segnale di set
Si suppone ora dì non aver vi~to subito la soluzione e si procede con la
tecnica dì progetto delle reti asincrone: progettare una rete con 4u~ ~gressi a
livelli A e B ed un' uscita pure a livelli Z ,èhe si alza la prima volta che si alza ..
, ""
. Capitolo quarto: Reti sequen:;iali asincrone 121
B con A basso e si abbassa la prima.volta che si alza A con B basso. Sugli in-
gressi vale la condizione di vincolo A-B::O, poiché è ~possibile che il con-
tatto elettrico si trovi contemporan~amente nei punti A e B.
A
z
-'~.-----;
B
A----~~__________~~ .;,
.. ~';'
B
----~rrlJlJ~-=~__~I~--------- ,"~..
' -': . /' I
~:. "
.
l
"
z .' .!
i
; 1: I
, '
" ,
Fig. 5.1.' Interruttore ideale

','
Diagramma temporale ,\
Riprendendo il diagramma di fig. 5.1 si possono assegnare gli stati asso-
ciati a ciascuna situazione verificatesi nell'evolversi della sequenza, come
esemplificato in figura 5.2.
I l I" I I 1 I I I ! I I
1(1.1 ~::9J (}zl qj (}z I %1 ~I <l.t I 'l:ll'lt I '<10 , .
~r-----"'----
A-----"----tl-\ .
I
"
, I l' I I
Ir:h=.~:1==,1~l'~==~i---::
H : : :' 'I:,
B. - ,.---;-...,1 H H ,i l, I I
'J,--+I--'- 7'1-,7',- - -'-I-'
, I I, l I
Z----'--I I ' II ! '
. , , ', , '
~ ..' '. .. .
. I I I I I
I I I l
Fig.5.Z: Stati nellasequeoza
Assegnando agli stati il seguente significato:
interruttore in A;
commutazione da A a B o rimbalzo; .
interruttore in B;
il circuito è quello del flip-flop RS dinamico; esso coin,cide infatti con

l'equazione di stato di detto flip-flop:

Il circuito (flip-flop dinamico) è mostrato in figura. Si ricorda tuttavia
che il problema specifico si risplvemeglio con un nonnale flip-flop ~.
Fig. 5.6: Rete dell'intemntore ideale
6. Simulatore di ritardo inerziale

Obiettivo: approfondimento teorico; progetto asincrono
Testo
Progettare una macchina sequenziale che simuli il comportamento fisico
di un sistema avente ritardo inerziale di durata T. .. . .
'. . ,
~.: .....
'. ImpostaAonedelp[oietto ·" :· .·,-.~.
.
· .. ·:· ..
.
Detto S il segnale di ingressO, la macchina possiede un'uscita U che segue
S dopo un tempo T, sempre che'. il nuovo.valore di S sia rimasto costante
almeno per un tempo T; tutte le' variazioni di S che durano meno di T sono
ignorate.in uscita. Un esempio è riportato in figura 6.1, ove il ritardo T è
Ìe
posto uguale a 2 U.t. e sono ignorate variazioni che durano l U.t..
l, ' •
Descrizione del circuito (fig. 65)

o
s
o
Fig. 6.5 a: SimuIatore dì ritardo inerziuIc
IIsegnale ri~dato R è ottenuto ponendo R =S· S e sfruttando il ritardo

della porta ANn. Per la generazione del segnale S si è usato un mono&tabile
COn ritardo programmahile, in modo da poter provare il comportamento del
circuito per impulsi di diversa ampiezza. Si ricorda. che l'uscita coincide con
Yo. TI sistema dispone, inoltre., di un segnale di reset (RES) che porta il
sistema nello stato 00;
Nella fase di verifica del circuito, al fme di considerare .differenti con~
dizioni di funzionamento del dispositivo, si sono generati i segnali S ed R
mediante dei sv.itch. Tale configurazione ha permesso dì analizzare il com~
portamento d,epa macchina per differenti segnali di ingresso. S ed R ..senza
variare il ritardo della porta AND usata per la generazione di R: . .... , .'. .. .'
. ,.. .. , . . '.' " ".. .. ' , " ,'.' '
, , . "
~r---------+----r--------
y1
yO
S
A
Fig. 6.6:SimuIatorediritardo inerziuIe: tempificazione

, .."
..... o;. _' .
l
Capitelo quarto: Reti sequenziall asincrone 129
Nella figura 6.6 è illustrato . un diagramp:1a di tempificazione della

macchina per una possibile tempjpcaZione del segnale ·di ingresso_ Le linee
verticali individuano le variaziorii ciel segnale S· che hanno una durata
maggiore ritardo maggiore deI: iitardo.. inei"ziale e che sono, pertanto,
riportate in uscita (Yo) con ritardo t. : .: . ;: •.. . .-
Tempificazione
I segnali di ingresso alla macchina asincrona, in accordo con la teoria
generale, devono pennanere un tempo sufficiente a garantire che la tran-
sizione della macchina avvenga tra stati stabili. Per la rete in esame le tran-
sizioni tra stati stabili avvengono in un sOl passo, per cui considerando i ri-
tardi della rete combinatoria con "l'aggiunta d.ella porte di negazione per S, si
ha che l'ingresso deve pennanere più di 3u;t.~ Ne deriva che non è possibile
simulare ritardi inerziali con tempi minori.dì 3, poiché in tal caso le varia-
zioni dei segnali S ed R di ingresSo alla rete avverrebbero in un tempo infe-
riore al t empo necessario per garantire l'evoluzionédella macchin;i tra stati
stabili. Ad esempio, per un ritardo t di 2 U.t. non si ha un corretto funziona-
mento del circuito poiché la macchini asincrona non riesce a portarsi in uno
stato stabile ricevendo due transizibili ·dell' ingre~ (prima S e poi R) distanti
2 u.t. (tempo inferiore al ritardo della rete combinatoria della macchina
asincrona). Se aumenta il tempo di ritardo T (ad esempio a 4 u.t.) il circuito
funziona correttamente poiché la variazione clell'ingresso avviene in un
tempo tale da garantire che le transizioni avvengano tra stati stabili.
7. F1ip-flop a tre statf: ...-.:}:'.

o·.

Obiettivo: prog~ttaiion~ asincrol].a, ~gnaiione priva di cor§e
• o,, . ". :~. ' .• ' ._...... . ' ." _ ." . '."
," . ...;. . . -"
' . . - ::,-, : ......
Testo
Progettare un· registro con tre differenti stati di uscita, pilotato da tre
segnali A, B e C, che lo poSÌZÌonano nspettivamente in uno dei tre stati.
Per analogia al flip-flop, il circuito è anche detto "flip-flop a 3 stati".
Esso può essere utile in operazioni logiche o aritmetiche; ad esempio quando
è necessario ricordare se l'ultimo risultato di un'operazione sia stato
maggiore, minore o uguale a O. .. . . ..
'.
"
"
.- . .,... . . ' ., ..
134 Reti lagrche: complementi ed esercizi
garantisce il corretto posizìonamento dèr flip-flop indipendentemente dhllo

stato precedente. ' '
.
Terza soluzione: impiego di tre variabili di stato
Si considerano gli ingressi l-attivi e mutuamente esclusivi per cui l'in-
gresso neutro è l'ingresso A=B=C=O.
Utilizzando tre variabili per la codifica. dell'uscita (Yo, Yl> yz) e,
conseguentemente, dello stato, è possibile avere la seguente associazione
(considerando anche 1'uscita l-attiva):
,l - ql (001): uscita per A::l;

- Clz (010): uscita per :8=1;
- Q5;(lOO): uscita per C=l.
• ",o
... '.
. .': ,
~
Tale' associazione risulta simile a quella effettuata nel flip-flop RS per la

codifica delle variabili di stato. Nel ,caso presentato è necessario introdurre
uno stato intermedio mstabile qo (000) per garantire che le transizioni
aweIi.gano sempre tra stati adiacenti. Ne deriva, pertanto, la tabella di stato di
figura 7.4.
, ' ,
"
lYO
,000 oli '; 010
001 , ,100 101 111 110
-- % -
'"
- - -
,I (000)
(001)
® %
qz
.- 'lo, ..
ql
(§) - - --
(011) - -- - '.
-
-. - - -
(010) ® Cb ' - ." . ® : ,qo - - -
® ® - q ,::
" ,,9. ',,'; '% ..- - -.
"
(100) . ,' ',," ' .
Fig.7A: Tahelladi stato; soluzione 3
e le conseguenti funzioni: .
Yo ;;:;B,C'Y2 'Yl =B+C+yz '!"Yl

..',.-- ' ,
Yl =A ,C'Y2 'Yo =A +C+Yl +Yo ,'.
Y2 =A ·Jj·Yl'YO =A +B+YI +Yo

Capitolo quarto: Reti seque~iaIi asincrone 135
Si noti come 'tale sol~zioneèmigliòr~ della soluzione l, avendo le tre

uscite perfettamente bilanciate e simmetriche. L'espressione ottenuta è simile
a quella del flip-flop RS a NOR, che risulta progettato con la stessa
metodologia.
, I:
Descrizione del circuito (fig. 7.5) :ì
.1·
i
il circuito è stato realizzato mediante porte NOR. 'Se sì fosse utilizzata ,;!
una logica Q..attiva si sarebbe pervenuti 'ad un
circuito con lo stesso schema di
,
,
i
interconnessìone, ma con le porte NAND al posto delle porte NOR In questo .~ .j.:
caso le uscite sarebbero O-attive (O ll. 10 l,lI O) e sarebbe stato necessario ,·-1
inserire uno stato di transizione instabile 111 per garantire le transizioni tra
stati adiacenti.
q':
~ :, .. )
,: :!
O;,: , l'
ri
" ·r .
-
1-
}:'RG Q
I
O
CLR Q
-
i-
A
I ~
'f
il .
T I
/ yO ,"
,,;!, ,
1 " ,i
. I,
1
O
-
..., TRG Q -- E
, ',
I
: !!
:j' ~ ~
'I
CLR Q I '" y1 ,.il, ,! ;

"
..". ,i '
li I
,.: :
:
::: : :
:
j:: '
1
,
Q .. " . ' , . .- "
.1,
-';:'1 : .
O....
"
TRG
cm
- Qi-
C ,'
"
'.J
",'
"
<'
.::! .
. .;
y2
l1 I .' i
,<'
. ,
Fig. 7.5a.. Flip-flop a tres.aH con tre variabili di statO

..._.....
. . ~
,
.
Nel diagramma temporale le line.e verticali indicano le variazioni dello ,"
stato dovute rispettivamente ai segnali A, B e c.
i'
.
• ••• ••• ••
.
~
.... .
• • "._.". _ _ _ M." ••
. ,
J
, .
: .'
,. .
.
~
136 Reti logiche: complememi ed esercizi
yO
y1
y2
A
B
C
Fig. 7.5b: Flip-flop li trestati.con tre.variabili di stato: tempificazioìl<~

.' .
..
" '.-"~ .
( ., ~" ... . ,' '. :"'<:~ ' " .. ,. ~ '" " .. .~ '. ::- " .... : ••• '" . • " ... o" " . '; .. . . :" .... .' ..,"" '"
." ~ .. .... . .' ""; ... ' . -.
,- ' .
.• '·0. .... . . . ~.' . .,'" . , '
.
.'
'''. "
. '
Capitolo quinto . " '" ".'
Reti sipcrone
,
•
1. Sequenze a livelli e sincrone
Nel progetto delle reti sequenziali, molta importanza assume la tempifi-

cazione ed in particolare quella dei segnali di ingresso. Una sequenza di in-
gresso in una rete è costituita da una sequenza di più segnali binari che, nel
loro complesso, costituiscono la 'sequenza degli stati di ingresso alla maC-
china. Per lo studio dellatempificazioQ.e occorre far riferimento talora ai sin-
goli segnali che costituiscono l'ingie'ssp (ingressi binari o variabili boolea-
ne), talora ai valori che può assumere 1'ingresso nel suo complesso (stati· di
ingresso). Nella figura 1.1 è rapprèsentata una sequenza di segnali binari (Il> Il
,.
12 , 13 , 4) e 1'associata sequenza Q degli stati di mgresso; questi ultimi sono
convenzionalmente individuati attraverso il codice numerico costituito dalle
variabili binarie, sicché la sequenza degli stati. è 0, 1,3. etc. . '. ..I'. ,;~
. . '.',
., ......
'd ]
Fig.l.l: Sequenza alive1li .
' . .
.' .,- '. :.,:,~~i21::e$;!J·f~~::~:;'é~:'::.->'-:::'· .: .~ .,'. .'
".
.... " ~,", .'
" , . , ,
138 Reti logiche: complementi ed esercizi :
La sequenza di figura 1.1 è esemplificativa di unà classe di possibili se·

quenze di segnali di ingresso e prende ilnòme di sequenza a livelli. In essa i
k stati di ingresso, codificati medi1illte h'~ log2 k segnali binari, sono da rite-
nere significativi 1n tutto il periodo dì tèmpo in cui si trovano in ingresso alla
rete, Essa è la tipica sequenza di ingresso di una rete sequenziale asincrona, la
cui tabella di stato viene '.letta nèlla continuità del tempo (cfr. § IV-2):
permanendo un determinato ingresso, la rete rltggiungè uno stato stabile, ove
si "auto sostiene" fmo ad un ulteriòre variaziòne dell'ingresso. In una se-
quenza a livelli si devono evitare transiiiorii multiple (di più di una variabile
binaria), che potrebbero essere fonte di alee per la rete: l'ultima transizione
esemplificata in figura, dallo stato' 12 al' 3 è da evitàie, poiché ottenuta dalla
variazione contemporanea di 4 ingressi binari. La necessità di evitare tali
trar,tsizioni rende problematica l'adoZione delle sequenze a livelli e delle, an~
ne~se reti asincrone. '>,::';~; ,~
" Le sequenze di ingresso che ,cònsiderano com~ significativo il segnale
solo in particolari istanti di tempo préndono il nome di sequenze impulsive.
In esse 'è presente almeno un segnale l;)inario che discrimina il tempo in cui
con$,derare'signìficativo l'ingresso. Tale segnale è detto impulsivo.
])al punto di vista della teona e del progetto delle reti sequenziali, tutta-
via, un segnale binario non è impulsivo di per sé, ma in quanto inserito in
una sequenza impulsiva. Tali sequenze SOIlO gli ingressi delle reti sincrone
impulsive (o semplicemente reti sincrone).
Esistono duè tipi fondamentali disequerize impulsive, che danno luogo a
due distinti modelli di rete sincrona: .
- sequenze (e reti) asincronizziiZione estèrri.a;

- sequenze (e reti) autosincronÌZiate.
In figura 1.2 è mostrata una'$eqùeiiz~a 'nncronizzazione esterna, la più

comunemente usata .~eJ,le duejcostitilita. da,un unico segnale binario impul-
SiVO(K) e da tre segnaij binarialivellci (11,12',13); per un totale di 16 stati di
ingresSo (considerando tutte le poSSibili, combinazioni delle 3 variabili a li-
II vello con i due valori di quella impulsiva). TI segnale binario x è impulsivo. e
la sequenza di stati lo è altrettantO, ID ,quanto, allorché esso è attivo (x=1),
nessuno dei segnali binari a livellò vana; in corrispondenza del valore attivo
x;
di lo stato della sequenza si dice .stato impulsivo (ciò accade per gli stati 1,
l 7,9)11,5 e 13 dell'esempio)., Ne consegue che a sinistra e a destra di uno
stato ,impulsivo la sequenza di s1;àti presenta un unico livello, detto base dello
stato impulsivo (nell'esempio, Oè la base di 1,6 di 1; 8·j:li.9, 1~ di 11,.4 di 5, ..
l 12 di 13).
,I • ,,'0 ,,"
"
Capitolo quinto: Reti sincrone 139
.
, .
Il
I I
1
12
13
f . J } I
x - I r~ I r~
j i- I-! ! rh r 1"' h I r -,
I I 1 I I
' Q
,A I 13
12
I f I I 12
~I
ò1 11 10 I
I la 9 8
I ~ 6
l!A4 .. ..
2 I ',-: J
,l°.Ao ..
~
t ,
!'
. '! :
I
I
"
:' -rI
Fig, 1.2: Sequenza impulsi va a sincronizzazione esterna
..
',: ,
,
. '!
, ,
o; • .•
Dei i 6 stati della sequenza esemplificata, 8 sono impulsivi, 8 sono le basi

, I
cotri,spondenti e si distinguono a coppie per la sola presenza o assenza
dell'impulso binario. "
,
~
: Nelle sequenze a sincronizzazione esterna rimpulso binario porta con sé

soltanto un'informazione temporale; ad esempio. alla base O può seguire 501-
tantQlo. stato 1 ed x determina quando ciò avvenga.
In figura 1.3 è moStrata una sequenza auiosincronizzata, costituita da
dùe segnali binari impulsivi (XI. X2) e da due segnali binari a livello (Ilo 12),
per uri: totale di 16 stati di ingresso. I segnali:'b inari Xl' X2 sono impulsivi, e la
sequenza di stati lo è altrettanto, in quanto singolarmente godono della
proprietà della x del caso a sincronizzaziorie'èStema. Nell'esempio, gli stati 2,
i 1; 10;,13.14,5 sono impulsivi e 0,0,8;1,2,12,4 ne sono ordinatamente le
" baSi.: Si 'i1òti 'che una medesùna 'base (p;:e: ' O) è base di distinti stati impulsivi
(p.è;Jç' 2). ' : , :,,' , , ,
l In una sequenza auto sincronizzata gli iinpulsi binari non portano con sé
ia sò:ta ,iilformazione temporale come nel caso precedente, ma anche di quale
degliijnpulsi si tratti; ad esempio; 'sulla base 12 insistono sia lo stato
l iiripulSlvo 13 (associato a X2) che il 14' (a Xl) e l'avvento dì Xl o X2 fornisce
appùrità l'informazione di quale dei due sia avvenuto oltre che di quando.
'" ~.
iI
.. ' . ,"
'\
, '.
, '
:i
.'
.. .. . .
_J.', ' , ~.' • "
: .. _
.,"
iil:
]44 Reli losiche: complementi ed esercizi
2.4 Trasformazione di sequenze

Le migliori proprietà di sincronizzazione delle reti con un unico impulso
binario suggeriscono talora di modificare le caratteristiche terqporali della
sequenza di ingresso auto sincronizzata, trasformandola in sincronizzata dal-
l'esterno. Ciò è realizzato in appositi circuiti a monte della rete:
"
l ' xl
0-
x1
- 1
l- )(2 x2
O 'l'RG
'C
Fig. 2.4: Trasfonnazione sequèn.za autosincronizz:uain sincronizzata <hll'estemo
In figura 2.4 è mostrato un circuito che trasforma una sequenza con due
impulsi, XI e xz: sui fronte di salita di ciascuno dei due viene generato un
ulteriore impulso 'c, ri~dato rispetto aI fronte e di durata più breve, in modo
che il suo fronte di discesa: siilÌnterno all'impulso che lo ha generato. A tale
scopo è adoperata una or ed un monostabile che genera l'impulso c dopo il
defmito ritardo dai fronti di Xl e Xl. Si noti che in figura i primi du~
monostabili simulano Xl e X2, il terzo fa parte del circuito di trasfonnazione.
La sequenza diventa a l>1ncronizzazione etema con Xl e Xl livelli e c impulso.
Per n.>2 impulsi binari, si potrebbe costruire banalmente una OR a n in- "
gressi, ma più in generale gli n impulsi potrebbero essere codificati in
....... k=log 2n segnali binari ,a livelli di-una' sequenza a sincronizzaziop.e estem~,
"
fermo restando chel'impulso_ ~isincron.i~z~~Qne è ottenuto dalla, OR ritar-',

data4eglin 'ln:tP1JlSi.;~oItr~;:t~. s~g!lali~ liyellipòssono essere" mantenuti aI~ ,'
da altrettanti flip-flop, posizionati mediante un'apposita rete che elàl:i6ra gli il
impulsi In figura 2.5 è ripor:tata unarete 'di conversione per una sequenza
autosincr<>nizata di 3 impulsi Xl, X2 ,e x3. ,codificati come segue su due flip-
;/. ' = = =
flop 12, Il: Xl 00, Xl 01. X3 11. Con tale codice ed adpttando flip-flop
dotati di segnali di set e reset asincrQni ,(RS, JK dotati ingresso 4i c1ear e set,
"
ecc) per la realizzazione, si ottiene: .. ' :.- .. , " ,

, I
l
I
l
,J: , I
. :
"
.- I
:; l
,I,
.;
...
~,
1
,:. ~-:: ' .- i
....: :
\ :: ~
,, : .
. .. ... .
"
. "' ", II .. -

I
La rete è stata implementata mediante flip-flop .JI\ dei quali si adoperano i

i[
soli ingressi set e reset. Tali ingressi sonoQ-;ittivi per cui sono comandati dai
segnali negati del monostabile. - - , " ',:
l
Il
x3 o
~"'"
- ,......--'1'RG
• CLR
~.'.', ' ,'"

.~
..
.'-.-
'~
'. " ', . "

'
.: ..
o '"
,;~:~'- .
1 A
Fig. 2.5a: Convertitore di sequenzaautòsincronizzata io sincronizzazione esterna,
Nella rete ove è applicata la sequenza trasfonnata, si adopera il fronte di

discesa del segnale A= x l +xz +X,; presente quando è già awento il posizio-
namento corretto dei flip-flop e quindi degli ingressi a livelli Il ed 12 , La di-
stanza di tempo fra il posizionamento dei flip-flop (ingressi a livelli) e il
fronte di discesa di A (fronte di sincronizzazione) deve essere dimensionata
sulle esigenze della retè~A~cronizzazione. esterna cui la sequenza. ' '. " (
~. ,
I
L2
L1
A " \'
,'" "
x3 :~:__~Jr~~~T1~E-______~i
j , ;,'
,,'".
.......; i
x2
:
~~______~____~rLrì~__~___ >/
~" ! '
xl - -;:
'. . ','l
,, '
"
,' , I
'» . i
I
I
Fig. 2.5b: Convertitore: tempificazione
: :~,,;
Altra soluzione potrebbe essere quella di utilizzare lo stesso schema di
fig. 2.4 impiegando un trascodificatore
. , .. ,
per il segnale a livelli. ", ' ,
I,
"
,j
:!
•
:~. . '
- 1z la durata di z;
- t=O il tempo corrispondente all' istante in cui. nello statO y= l, si ha la va-
riazione O~ l di x. .
t x
I ì
reset
I
I
1-
I
-r l y
l
I
~ I z: I
L...-
O
-1 _ 1 _
C C+R -
w- -- -~
t
Fig. 3.2: Tempificazione dell'uscita di rete sincroca
Si ha allora (fig.3.2): .
- x dura da O a w .
- al tempo C sale il reset
,
: ',,:,:, - al tempo C+R scende y
,,
. .1 :
.. - l'uscita z=x'y dura il tempo in cui y resta alto entro x e quindi da O al mi-
,
..
:: .
nore fra w (durata di x) e C+R (durata dì y=l entro x) per cui si ha;
lz =min(w, C+R)
Senza ~terVenti "ad hoc!',C è' cirèa uguale a R (si tratta in entrambi i casi del,'
.' . ritardo di 1 o 2 porte) esi ha dunque lz. =min(w, 2R). D'altro :.canto, per il .. '
corretto' funzionamento dei fllp 7 flop;
deve eSSere W>.2R edunque"lz, ,;:::' 2R: ,· ''''o
l'uscita impulsiva è dunque di duratà molto limitata, comparabile con i ritardi
delle porte del circuito. ..
L'uscita impulsiva sarebbe invece di ampiezza comparabile con quella
degli in).pulsi di ingresso (w) solo se il circuito combinatorio fosse significati-
vamente lento. Per ovviare ai'problemi di' tempificazione si può rallentare ar-
tificialmente il circuito, apponendo. un apposito ritardo tra la porta OR e il
flip-flop oppure tra l'uscita del flip-flop e la porta z=x·y.
Si noti che, a causa della: bànaIltà del circuito (non è possibile aver~ 2
transizioni permanendo lo stesso ingress~), non esistono limiti superiori alla
durata di w, cosi come avviene nel 'caso generale di rete autosincronizzata.
t .:
I :~
, .".'
' ...... '.
Capitolo quinto: Reti sitlcrone 149
3.2 Rete a sincronizzazione esterna .' .

' ..
,.......-~xb
l TRG Q,
O.,
CLRQ
x J So y
l 'l'RG o C
. 0-
CLRO K cO
O·
Q XII.
l ...
,::~
O., TRG
CLRO
Fig. S.Sa: Riconoscitore di evento a sincronizzazione esterna .. ,

I problemi di tempificazione di cui sopra si risolvono radicalmente se si
trasforma la sequenza in una sincronizzata dall'esterno e si applica poi il
corrispondente modello di rete con l'uso di flip-flop edge-triggered o ma-
ster-slave. Per la sua semplicità, il circuito costituisce un caso particolare: è
ben vero che le specifiche della rete prevedono 3 impuIsi distinti, ma i pro-
blemi di tempificazione si hanno soltanto in corrispondenza di x, mentre Xa
e. Xb possono operare anche come segnali a livello. Se allora si adotta un flip-
flop JK misto, si possono porre x~ e Xb nel preset e clear e trattare x come
impulsò esterno. TI segn;ùe x deve settare, invece, il flip-flop e pertanto si ha:
"
Ne deriva il circuito banale di figurà 3.3a e la corrispondente tempificazione

di figura 3.3b. '.. .'. '.' .,.,.... .• . . ' ; , .•
xa
xb 1 - - - - - - - - '
x ......
y
z
Fig. 3.3b: Riconos!)itoredi evento: tempifi~one

,
f ',. - .. .- ,',
"
l. " "
4. Riconoscitore di sequenza con uscita impulsiva

Tipo di circuito: rete sequenziale sincrona auto sincronizzata
Riferimento: RL, X-esempio 4
Obiettivo: progettazione sincrona; tempificazione per corretta evoluzione
Testo
Una rete con due ingressi impulsivi; Xl e Xl' debba fornire un'uscita im-
pulsiva z, sincrona con il secondo impulso XI ' della sequenza X2-Xj-XI; in
nessun altro caso debba essere presente l'impulso z e i due impulsi di in-
gresso non possano essere simultanei.
.' Tecnica di progetto . ~ :, .

:~:.' .~ '.
Progetto di rete sincrona auto sincronizzata; . ' . . "
Tabella e assegnazione degli stati

I
I
Xl X2
o qo ql
ql qJ
.1',,,
;
·qz
.i ,"
qoJl ql
:1
.'
Si ottengono tre stati:
1 '" "
i"
l''
I:: ... ' ,'-
'.:
. '1
• " J ' • " •
clie sOnò codificati co~ due ~bili,'y i .~ . Y2 rispettivamènte memorizzate in

flip-flop RS .
. ,..
Dalla tabella e dalla codifica adottata si ricava:
"
i ..
SI = Yl'Y2'Xl RJ =Yl'X j+X2
R2 ";Yl'Xl .. : \ .
,. Sz=xz " ,'. \'
,'l'";:.
"i, Z =Yl'X l
'l:
l'
. ', ..
Capitalo quinto: Reti sincrane 151
Descrizione del circuito fjig. 4.1 j ."

Lo stato della rete è posto in evidenza, oltre che con le variabili di stato
che si leggono sul disegno della tempjficazione, anche attraverso un display
esadecimale.
1
. 0"
y1 , ,, o
x2
'. '.
. '.
Fig. 4.1: Riconoscitore di sequenza autosincroni~to
Tempific a rione . .' .

. il ritardo di tutte le porte è di l u.t., ad eccezione degli impulsi, sulla cui
ciUrata si discuterà in seguito. "
. I problemi di tempificazione sono quelli già visti al § III-14 eT sincrono
con. RS latch): per il COrretto funzionamento dei fUp flop RS componenti,
l'ampiezza w dell'impulso deve essere' tale 'da mantenerne la commutazione,
cioè maggiore del ritardo complesSivo "del flip-flop. Per cui. detto R il ritardo
di ciÌlscuna delle porte NOR. deve ~sere: W> 2R.
. Per il corretto funzionamento della' rete sroerona. l'ampiezza w dell'im-
piiiso deve essere tale da evitare .piùtransizioni di stato. Detto C il ritardo
.délla rete.combinatoria, deve dunque' esSere w< 2R+C. Si ricava pertanto dalle .-:.. ' :,
. . ". duè' relazioni: ..... . . ."
, •• o .'
2R<w<2R+C . , ,; .... - ,. .
. : :Nel caso specifico, la doppia' tranSizione potrebbe avvenire sull'impulso
Xl della sequenza X2-Xl, provocando la transizione ql-7q2-7qa (per Xlt vice- ......
. . .':
vérSa, le due transizioni non provocherebbero effetti). La rete combinatoria è
à 2 livelli e dunque, considerandodie ogni unità ritarda 1 unità di tempo,
deve essere 2 < w < 4.
, !" "i
-
• <., . " '.
:",.,
'
"
...
•• ' 7·: .•,.~ " ',~ ,,'; : ',.
152 Reri logiche: complememi ed esercizi
Nell'esempio, la rete funziona correttamente in quanto è w=3. Si noti

che: .
- per w =1 e w =2 la rete oscilla (cfr. § III - 4);
~ per w =3 la rete funziona correttamente, come evidenziato in figura 4.1 b;
- per w =4 oscilla;
- per w > 4 si ha la doppia transizione fra gli stati O1-11-00; come eviden-
zia,to in figura 4.2. . ,..' .
n comportamento del circuito può 'essere Spiegato osservando che, se la
durata dell'impulso: è maggiore ~i 3 (per.i ritardi della rete), il circuito reagi-
sce nuovamente come se fosse presente un nuovo hnpulso in ingresso; si ha
dunque: ,
- con w=4 il tempo in cui è presente il segnale all'ingresso non è tale da ga-
rantire la ~onda commutazione dei flip-flop, che pertanto oscilla;
w
- con =5 si ha che, la durata qell'nnpulso è tale da garantire una doppia
commutazione: (Ù -7q2-7QO; , '
- con w>5 si potrebbero teoricamente avere ancora fenomeni di oscillazione
ed ulteriori commutazione dello stato, ma allo stato qo nel caso specifico
segue ancora qo e quindi il fenomeno sì blocca dopo la doppia transiziòne.
x2 j-J'--+-t----'
xi
y1
y2
z
Fig. 4.1 b: Riconoscitore di sequenza autosinc:ronizzato con w=3

• .:" r
, .. ,,',' ,":: .'.. ", .,: .
x2 I-J"-....
x1
y1
y2
z
Fig. 4.2: RiconoscitorcJ di sequenzao:wtosmc:roni:u.ato con w=5

:
..
. ,',
,::, : :..: , . ;
L
"
~, ~ ..:':.:;:. ;: ':.':.
Capitolo quintO: Reti sincrone 153
5. Riconoscitore di sequenza con u's.citaa livelli t

Tipo di circuito: rete sequenziàIe sincrona
Riferimento: RL, X-esempio 5
Obiettivo: trasformazione di sequen:i:a a\ltosincronizzata in sequenza sincro-
l
nizzata dall'esterno .
Testo I.
Una rete con due ingressi impulsivi, XI e X2. ed una uscita a livelli. z, si ,. ~
. ,
...
debba comportare come segue:
- se l'uscita è alta (Z=l), questa si debba <J.bbassare con il primo impulso Xz ... ,: ) ,
che segue un impulso XI;

..
, ,
- se l'uscita è bassa, questa si debba alzare con il secondo impulso Xl della se-
. ,"".
quenza X2-XI-X,;
- nessun'altra sequenza di impulsi debba alterare lo stato den'uscita.
Tecnica diprogetto
Progetto di rete sincrona autosinèroniZzata; successiva trasformazione in
rete a sincroniz~one esterna. ,)
,~" ,
Tabella ed assegn(1zione degli stati lr j

i:
stati Xl X2 Z ! f'
qO ql
.' I
'lo 1
.: , .. '.
. ,
l'
"~,? ': q1 qt <h l

, ~ , ,
q2 q3
~ O
.. ' , .' . "
~ . éi3. . O' " ... 1.:

" . '. '
'lo q3 O
•.••• i J
. Fig. 5 .1; . Tabella di stato
..
i :
Si ottengono 5 stati:
che sono codificati mediante 3 varia~ili di stato Yl' yz e Y3'

. .
"l,'','
~
', -. ': .
:.~" -.'} :'."':<>f~·;';·~\·~<~:~;'~>::··~~·'·,:~·~·~ :~\~',,,.~ .... ." '. .... ,.
154 Reli logiche: compleml!nti ed esercizi .
Scelte di progetto
Per la loro diffusione sul mercato. si scelgono flip flop JI(, ma questi
sono del tipo a sincronizzazione esterna. Ciò richiede dunque di trasformare
gli ingressi da autosincronizzati (come il testo del problema) in sincronizzati
dall' esterno (cfr.§ 2.4, fig. 2.4). A tale scopo, sul fronte di salita di ciascuno
degli impulsi Xl e X2 viene generato un. ulteriore impulso c, ritardato rispetto
al fronte e di durata tale che il suo fronte 'di discesa sia interno all'impulso
che lo ha generato. L'impulso c è adoperato come impulso per la sincroniz-
zazione esterna, mentre i due impulsi Xl e X2 sono considerati come livelli.
J 1""Y2'Y3 ' XI
J2 =(y I+Y3)'X2
=
J3 Yl'Y2 'XI+(Yl+Y2)'X~ ::: .' K3=Y2'Xl+ Y2 'X2 '
--
'Z=Y2 'Y3
Descrizione del circuito (jig. 5.i) '.

Si noti che: .. ..' .
- 10 stato della rete è evidenziatO..att!:ii.vèrso 'un display esadecimale;
i - la rete è posta nello stato inizi~è' O m,ediante il sv,itch reset.

.- '.
" .
-. ."" .. .~ '
., .
.,
l'RG x yl
., c 1tf-;.;.-i'[§J
l'
\ :;'
~~i
:1
::.,
I " .
I.;:
..
Fig, 5,20: Rìconoscitore di sequenza a sincroniZZllZione estema.
.. '
qo: stato iniziale;

qi Ci < 5): riconosciuto un numero i d~ caratteri della sequenza 0110-10;
q~ (i <:!: 5): riconosciuto un numero i di caratteri della sequenza 0110010;
q~ Ci ~ 5): riconosciuto un numero ,i di caratteri della sequenza OIl OIl O;
, ,
e si ottiene quindi il diagramma d,i stato di figurà 7.1 e la conisponde~te ta-

bella di fig. 7.2a. ' , ' '
Minimizzazione degli stati , "
X X
stati O l ., stllti O 1
Cb ql/OO '10100 Cb Qj 'lo
<li qdOO Q2/00 <li ql Ch
Cl2 qJlOO qy'OO Q2 ql '13
Cb q.J00 ~/OO "0 •••. llJ 'l4 Go
'.' : <l4 q~/oo Q1/oo 'l4 q~ q;
q~ , Cb/OD : q~JOO q~ Cb q~
• • 1.
q; ''bI 00 q~/oo q~ , ql q~
.:!:. :
"
q~ 'bIlO qyOO q~ Go. llJ
1 'bi 00
'Il,"
q6 'bIOI q~ Cb 'lD
r.
" I ,· >
a) b)
Fig. 7.2: a: Diagramma di stato; h: Partizione
,'1 / '
,"
H'
, 'Trattandosi di una macchina'completamente specificata, conviene adope-
-' \ /'
', ii;, : .... rare il metodo tabeUare di Pa-UlÌ~Utiger per effettuare la minimizzazione. , '
Il:
: ~i ..
~ I. .
Considerando le sole uscÌte;si può effettuare la partizione di cui alla fig.
;:1:: 7.1b),in quanto esiste incompatibilità sulle uscite tra q~ e tutti gli altri stati,
ili: '
'·ii:lI:';.,'
!ì ,
tra q~ e tutti gli altri stati e, infme, tra q~ e q~. Dalla tabella risulta evidente
;:1
/l' I che non vi sono righe uguali e, pertanto, si può passare al, passo successivo
.1 "'
I ll i
.:':'
che consiste nella costruzione di una matrice triangolare, neIla quale vengono
,il,,,
..
,j;; :
'
indicate per ciascuna coppia di stati le compatibilità condizionanti. si ottiene
dunque la matrice di figura 7.3a; ove le ultime due ,righe sono indicate
il"I r",
.:'. incompatibili con tutte le altre per quanto detto.
r ~
, ,I.
!u - .
" ,
L
ID ,
~ : j!
:r .'
·H~
,
"":: ,:;:::i~ii;:
.....-.
,;{> '
"
: .. ,.
:;:i/·>
... . ~
L
:'" Capitalo quinto: Reti sincrone 161
l
J
qO
5
':".""
q'
6
qo Qjq'2 q3 q4 q~'. q~ q~ 'q;, , q, q2 q3 q4 q~ q~ q~

;'.~. ,,'
\ •• J.
a) b) ; ':,
Fig. 7.3: Minimizzazione c0n.lUe~odo di Paull e Unger
Sulla tabella di fig. 7.3a si p!UTano vii via le caselle contenenti coppie in-
compatibili e si prosegue iteràtivamente, ottenendo la tabella di fig. 7.3b , Da
essa si evince che non esistono stati compa~bili: la tabella di flusso è già mi-
nima. ,
A tale conclusione si poteva pervenire direttamente e più semplicemente
considerando che un riconoscitore di sequenze di n bit ha un minimo di n
stati e che le due sequenze hanno i primi' 4 bit comuni (stati da qo a Q4),
mentre i due stati per ciascuna sequenza dopo la loro biforcazione sQno ne-
cessari per distingù:i;lJ:,~fra lOf9 le due. ' ;..
~~: ~ '
Codifica degli stati efunzioni di posizionamento

Per la codifica' dei 9 suu della rete occorrono {(lògz 9] }=4 variabili bi- , .
'natie; si fiSsa la tabella di codifica di fig: 7.4a, che porta all,?: tabella di stato ' .- .. , '
di'fig. 7 Ab > ,'" '--:. ' :,::" :',: ': :.c:', '; , :.. ,:,-, , " ,; , ' " , " , ' , '.-: .... '
Si scelgono flip-flop JK per la memorizzazione delle variabili di stato (di

.'.. . .
',":"
seguito indicate con ,Q;) e si ottengono q~indi le seguenti funzioni per il po-
"
sizionamento dei règiStri. di stato:;,:: ' ," , ' , :'

... ..
'. '
- per Q! : J I ::: X -Q2 ·Q3 -!4 KJ =X+Q3

-perQz: J 2 =X .Q)-!4 K2::::X'~+Q3
- per ~: J3 =X'!4 K3 =X+Ql +!4
- per Q4: J4 =X-Q2
. +Qz -Q3
. +X ' Ql'Q3
.. ' K4 =X+Q3
Capitolo quinto.' Reti sìncrone 169
9. Contatore bidirezionale
Tipo d~ circuito: rete sequenziale sincrona
Riferimento: MEl, V-l ..
L
Obiettivo: Progettazione sincrona; conosGenza di contatori
Testo
Progett:are~un contatore modulo 16 dotato di un segnale a livello U di t
controllo che conti a crescere se è U= 1, a decrescere se è U=O.
.
l
,"
" .'
~~
Progetto ;
<:.,,'
Se il contatore è nello stato di conteggio K e perviene l'impulso di
conteggio cp, esso transita in uno dei seguenti Stati: ...-..
- se è U=l, K=IK+lI1<S (resto modulo-16 di K+l), cioè K=K+l se è K<15,
K=O se è K=15;
- se è U=O, K=IK-1116'cioè K=K-l seè K>O, K=15 se è K=O.
Scelta di progetto
". -
.'
r
Il contatore viène progettato secondo il modello sincrono, utilizzando
per la realizzazione 4 flip-flop di tipo JK montati in configurazione T. !
Funzioni di posizioname,,:~o
Le funzioni per il pÒ~~9riamento dei flip-flop sono ricavàte consid~-.',' j,
rando separatamente le com~utazioni necessarie per le due modalità di fun": .
zionamento per cui si ha:
. "
- per contrggio a crescere (U): - . '.
" "
to =1 ti ='Qo . t2 .= Ql·QO
-per conteggio a decrescere (U): : ..

"o'>
e sovrap,ponendo gli effetti:

·" . '.
t
o ,~;
. ~: "
'o =U+U=l I~ =u ·QI·~ +V ·QI .~

t} =U,~+U'14 t3 =U ·Qz -QI · Qo +U ·Qz .Q\ .~
6~jr--------~u~------------~r=~------~,
.~
,.
1 TRG Q
O'" CLRQ
I • '.
Fig. 9.1 a: Contatore modliJ~

I , •
16 bidirezionale
RESET I--------~-------
Q3
02
01'
Q:l
éP
l u
D
Fig.9.1b: Contatoremoduio 16 bidirezionale: tempificazione '
Descrizione del circuito (jig.9.1) .. ,,_.

il contatore può ritenersi diViso due sezioni: quella inferiore ~he la~
fu ~
vora come contatore a decrescere, quella Superiore che lavora come contatore
l
~ l t · .
. ", ~, '
a crescete. L'abilitazione dei segnali di conteggio, funzione dello stato e del

segnale U, è gestita ponèndo J i :::; Kj.:::T[ men;:re cp è inviato in pa:rallelo a
I
tutti i flip-flop nell' ingresso C ed opera ·sul fronte di discesa. Il segnale U è
chiàniato D per rendere più agevole la lettura del diagramma di tempifica-
zione, ove U è associato ad up e D a down.
. .;,
lO. Conta!ore composto ,. ,.'f:

, . ;
Tipo di circuito: rete sequenziale sincròna "

Riferimento::MEl, V-l, circuiti commercia1174161 ,
Obiettivo: Progettazione sincrona; conoscenza di contatori
'Testo .
Progettare un contatore modulo 256.
Impdstazione del progetto

Ìl progetto può essere condott~ utilizzàndo '4uec6ntatori commerciali
modriio16 di tipo 74161. I due contatori sono connesSi secondo il modello ! '
sincrono presentato nel paragrafo 8.
Progetto ,.
" ' In ;malogia con la tecnica adoperata per il ca.'IO binario, entrambi i
èonì:atciri ricevono l'impulso di conteggio (ingresso parallelo), ma il
coniatore di maggior peso è abilitato a commutare solo quando quello di mi-
nor pesq è al suo conteggio massimo. Si ha, pertanto. che l' uscita U_MAX di
quest'ultimo abilita al funzionamento il priÌno contatore.
La macchina 'complessiva risultante è .un'unica macchina sequenziale a
, sincroniZzazione esterna: l'abilitazione tlèl primo contatore in funzione dello
statÒ del secondò (oltre che di se ste~) è infatti una delle funzioni combi-
,"
natoriè d.ella macchina sequenziale compiessiva; basta infatti considerare che

le funzioni di posizionamento dei quattro bit più significativi sono:
=
t4 =Q3 ·Q2 -Ql'Qc U_MAX ,i
ls = ~ -Q3 -Qz ·Ql·Qc =: ~ -U_MAX
, t6 = Qs'~ ·Q3 -Q2 -Q!'Qc =Qs -'4 ·U_MAX
.. h =Q5 ·Qs -~ ·Q3 -Qz -Q!.Qc =Q..s -Qs -~ ·U_MAX
I contatori utilizzati commutano sul fronte di salita e quindi anche la

macchina risultante possiede tale tempificazione.

Il contatore 74161 dispone di due ingressi P e T per abilitare rispettiva-
mente il conteggio e l' uscita di conteggip massim\l. In particolare si ha:
'1 ..
li lO ~ 161 i 15 U_MAX1
cp 7
~ 161
?
L·n,.rLj CLK "f
.... ,...:.:....
I lO
U_MAX
-4
..J..
D 11
12
'2 CLK t'U..
15
4-
C
B ~ 13 rn -% D
,...,.
~
11
12
-
.
.1-
..1.....2....
A
LOAD
;;;, 14-
- ~ C
B ~
: t~
m
.1. A: 14
-
l
0-
t QR '...1.
I
LOAD
Wl
Fig: 10.1a: Contatore modulo 256
Detto dunque U_MAXI l'uscita div. del contatore di minor peso e posto:
P:::::T=1 per il contatore di minor peso

P=T=U_MAXI- per il contatore di peso maggiore
.' :
si abilita quest'ultimo, con U_MAXl esi ha inoltre che la su~ uscita ReO .è .• ..:. ,
.: '. axiéheil segnare lf,""M.AXdeLcof.lt;~?i:e_!ll~d~lo,2S6. ' .• : <:> ~;
-fn. " ..r
Fjg. 10.1 b: Contatore modulo 256: tempificazione

", .
. ",
Capitolo quinto: Reti .Ìn.crone 173
11. Contatore modulo lO

, ,

Riferimento"MEI, V-l; circuiti commerciali 741p3 e 74160
Obiettivo: progettazione di macchine ~equenziali
, " ... '" ".
Testo
Progettare un contatore modulo lQ.·

Il progetto può essere condotto secondo due differenti approcci: proget-
tando direttamente il contatore o utilizzando per lo sviluppo contatori com-
merciali modulo 16, opportunamente. pilo~ti. attraverso i segnali di reset e
precaricamento. ' .. .' ,
Il.1 Contatore indipendente

Le dieci differenti configurazioni che può assumere un contatore a cre-
scere sono:
Il contatore sincrono (cfr. § 8) richiede 4 flip-flop le cui funzioni di po-

sizionamento dipendono c,lal tipo di flip-flop e vanno determinate in fun-·:
none dello stato precedente~Q;el contatore 'medesimo. .
SUPli'osti di tipo JK ì flip~flop, si ottengono le mappe di Karnaugh di fig.
11.1, dalle qualisi evince: . , .
, ,- ". ".'
2
00 01 11 10 ~
Q 100 a100 00' 01 11 10
00 00 01 11 10
- - - - -
00
'."
00
"
..
00
- -
()1 1 1 - 01 - - - 01 - -
11 - .. - - 11 1 - - - 11 1 - -
10 - .. - - 10 - - - lQ - -
J3
Fig. Il,1 a: Mappe per le funzioni di posizionamento

• . ".
1
176 Reti logiche: complementi ed esercizi'
11.2 Contatore basato su uno modulo 16

Il contatore modulo l Opuò essere progettato a partire dal contatore mo-
dulo 16. Tale metodologia di sviluppo di un contatore di modulo M a p~tire
da un contatore di modulo P con P>M è del tutto generale e può es~re con-
dotta secondo due differenti modalità: ' ' "
a) resettando il contatore di modulo p in presenza del segnale dì co~teggio
se si è raggiunto il valore M-l: il cònteggio'-è del tipo 0, l,. .. ,(M-l), Q
;.. (M-
I),.; , ,
b) precaricando il valore del contatore a P-M all'atto iniziale ed ogni volta
che si avrebbe la commutazione "da P-l a O: il conteggio è (p"M), (P-
M+l),. .. , (P-l), (P-M),..(P-M+l) .. ;· ,
Nel primo caso le uscite di' conteggio dei contatori modulo P e M coin-
cidono, ma non coincidono le uscite di ripple e di conteggio massimo clle
vanno opportunamente ricalcolate. Nel secondo caso si ha la coinCidenza
delle uscite dì ripple e di contèggio massimo, ma
non del valore del conteg-
g~. .
Per il metodo a). è necessario resettare il contatore modulo 16, all' arrivo
del segnal.e di conteggio, allorché il contatore è nello stato 9 (1001), corri-
spondente allo stato di conteggio massimo (div) del contatore modulo~ 10;
detto dr il segnale ~i reset e considerando anche la presenza di un reset au-
tonomo (res) si ha: ': .~' , .'
diV=Q3,QO
(2)
=
CLR div + res
Per il metodo con precaricamento (metodo by deve essere caricato :il va"'.'
lOTe 6 (0110) ogni volta che si avrebbe la commutazione da 15 a O, quindi in
concomitanza CDn il ripple oppure (se. li load. di ingresso. al COIlta~Dr.~ è : a , .
.livelli) con il div. Detto ancoùi. res Un segnale di res~t ,~sterno f si ha: . .', I
I
., . . . . :. ," ,. . , " ':. ' ': '.: : .. .~
. . .. .. '.
" '
•• ' 0 '> "
' ,.
.' ' . I
=
LOAD res +rippte se impUlsivo '" .,.:' " .
(3)
. ,'" .,' . ..... I
LOAD =res + dlv se a livelli

. : .
Qualora si voglia un' uscita coincidente con il CDdice BCD -del conteggio è,
inoltre, necessaria una rete dì trascodifica dell' uscita per associare ad ogni
valore in uscita la rappresentazione delle stesso valore diminuita di 6 (p. e. a
6 viene associato O, a 7 viene associato -.l, ecc.). Le equazioni della rete di
trascodifica (D, C, B, A) in funziene delle uscite del contatore sono: !.
l ~
. :
,- .. ':"
... .
.'.:~~~: **t~MV~.i
" " ,
.'
.
'.
.. ~'-~ . ,~
:'
t
t 78 Reti logiche: complementi ed esercizi
con l'impulso di conteggio); supp~sto ·aD.che l'ingresso di rese! autonomo 0-

attivo, dalla (4) si ha:
LOAD = ReO · res

. . .
1 ; 163
1\ ..nn.. CU<
15
Jl
D 12
C
, 8
A
13
o~ LOAO
ctR
.. ',:.
Fig, 11.40: Contatore moch:ùo lO realizzato con contatore moch:ùo 16
12: Contatore ad' incremerito variabile

Tipo 'di circuito: rete sequenziale smcrona
Obiettivo: pro getto sequenziale
Testo
Progettare una macchina McÌì.~ funzioni da contatore in modulo e che
incrementi il valore del conteggio d'i l, -10 +2 in funzione degli ingressi. La
macchina disponga inoltre di un segnrue di reset che riporti a O il vaiore del
conteggio. .
. . ' .' "
Codifica di ingressi e uscite ~~::: ::::.:.•.. ; '.:

.' Nel suo ciclo più lungo (inciem~nto +1 o-I), il contatore è modulo-4 e ·
i
, \
tale è la macchina base: Perlo" sviiùppo di dettagli.o del p,roge,tto occorre
codificare gli ingressi e carattèrizzarli dai. punto diviStadella tempiflcazione.
A tale scopo, l'ingresso pU9 esSere strutttirato con un segnale a livelli (L), che
reca l'informazione del valo:redi mcremento, e da un impulso di conteggio
(A), che identifica gli istanti in.'cui vienè '.1etto" il segnale di ingresso 'e si ha la
transizione di stato. La macèhina disPone moltre · d~ .un
segnÌl.l.e ìmp!1lsivo' di
reset (R) che riporta il contatore . in uno stato ''iniziale''. Si ntene R..
'\ mutuamente esclusivo con A. salvo a rimuovere questa ipotesi in seguito.
, Capitolo quiflto: Reti sincrol!e 179
llsegrialeallvél1ì'L -déveessere codificato con 2 bit (l1.12), essendo 3 le

posSibili configurazioni che può assUmere; ne deriva, scegliendo i codici
arbitrariamente,la seguente codifica; +1-'!-00, +2-'!-01, -1-'!-10.
Il codice ha di fatto il seguente:significato;
~ Il : conteggio doppio (=1) o unitario (=0);
-12 : conteggio ùp (=0)0 do'Wll (=1) mcaso di c:onteggio unitario CII=O).
In definitiva, la macchina risulta essere sòllecitata in ingresso da un se-
=
gnale costituito da tre basi (1112 00, ,01, lO) e qa due segnali impulsivi (A,
R). La sequenza è dunque del tipo "autoslncronizzata". ."'.
L'uscita della macchina è, in vece, a livelli, codificata su due bit per tenere
conto dèi 4 pos~bili valori del conteggio (00, O1,10, 11).
Impostazione del progetto ...~.~.:'

. '
.'~7~'~,!
Essendo la sequenza di ingrè~o' autosincronizzata, tale è la macchina
sfucrona, che può dunque essere stl:!diata mediantè sovrapposizione degli ef-
! .
fetti dovuti separatamente ai due impulsi binari A e R, avendo i segnali di
posizionamento la forma (cfr.§ 2.3): ,
, '
Pe:hiitro, Ì'effetto di R è banale: deve in ogni" caSo resèttare la macchina,

indipendentemente dai segnali a livello; la fz(L) è, pertanto, uguale ad l
(fz(L)=1). Progetteremo dunque la retetra~do prima l'effetto del solo A,
la
per ricavare f l (1).
T abèÌladi stato
La maCchina effettua la transizione fra gHSìati in funzione delle variabili
di irÌgtessò 11,12 e degli stati, secondo la tabella di fig. 12.1. In slncronismo
con R, invece, la macchina viene pç>rtata comunque nello stato qo- ; ,'.~ 'l'
.
,
','.'
,
.
1211 ",
uscite
00 al' 11 lO ~Zl , ,
", 'I :
stati qo ql Ql' ........ q3 00 ,:,. ..... : • .1
ql q2 q3 -- Go 01
, ... ~,;
....
,., """".
I
'"
qz q3 qo -- ql lO
q3 qo ql -- q2 11 :' ~
Fig. 12.1: Tabella di stato
.": ': .:. ' ...... ' . .'

' "
,; ", :: '. ." ,: '::, .. :~. ;
, '
P'
Per il valore Il =h= l, non previsto ,d al codice adottato, si sono utilizzati

punti di non specificazione che potranno essere utili in fase di minimizza-
zio ne.
Codifica degli stati

Essendo 4 gli stati, si hanno 2 variabili di stato, che diremo Y2' Yl. La
codifica può essere condotta in modò tale"che l'uscita risulti direttamente
coincidente con il valore dello stato': 'Si pone dunque: YI=ZI> YZ=Z2 e si ot-
tiene la codifica: ,' , ,,',,"
',-,
.
variabili variabili
stato Y2Yt stato Y2Yt
qo 00 q2 lO
ql 01 q3 -''' 11
, ,
Scelta deiflip-flop di stato

Per def'mire completamente il registro di stato occorre effettuare le
seguenti scelte: '
- tipo degli ingressi dei flip-flop: a memorizzazione (RS, D), a commutazione
(T, JK) o misti;
- tempificazione dei flip-flop (latch, edge-triggered, master-slave).
'Per quanto attiene al tipo degli ingre'ssi, nel seguito si studieranno e
compareranno i seguenti casi alternativi, che saranno quindi commentati:
- flip-flop RS ' '
- flip-flop D
- flip-flop T
La ,scelta delia tempificazione"se i flip-fl,op sono abilitati, sarà commen-
ta~alla vç>ce "tempificazione". Si 't!:<l~~r~ il caso delmod!illo autosincroniz-
. ' , .0:"
" ,za~p, ~.ei~t() d.~a i:ùLtUi~ ~epi ingr~sS6~, ~,4" ,~phé~" òiii!o. di, s~cr<?~~z~i<?ne
esterna, ottenuto con 'àpposita: trasforiniiziÒrie delià seq1ienia o con l'uso di '
appositi flip-flop. '
Soluzione n.I : flip-flop RS (modello autcsincroni:uato)

Dette:
- Yl. yzle variabile di stato '
- S1> R1 il set e reset del flip-flop Yl;
- S2' R2 il set e reset del flip-flop Y2;
si ha (fig. 12.2):
" .'
",
",-
,:,;}~~i,7:f:~
" '.'
,! .
IJ
Capitolo quinw: Reti sinerane 181
SI= y;'l] R1=YIll

8 2 =lz11Y2 +Y2Yl l z +Y2YI12' Rz =Y2Y1I; +Yz~12 +YzY1 12
I 00 01 11 10 l
- 00 01 11 10
O l -- . ,.
l " -
l -. w_ l 1 - 1
l
. -- - l l - l
O l -- l O
,"
-- .-
;:
00 01 11 lO 1 00 01 11 lO
1 - l D - --
l l 1 - l - -
l -- - l l l --
..
O -
~
, D l
~
I
l
Fig. 12 .2: Progetto delle funzioni di posizionamento
Tenendo conto di R e supponendo i flip-flop fondamentali (non abili- \

l
tati), si ha dunque (soluzione auto sincronizzata "pura''):
t
setI=ASI .' ",,<:. ' set2 =ASl ,
reset =A·R 1 I +~;!,; rese1:z ::: ARz + R I I
Soluzione n.2: trasformazione deUa sequenza
La soluzione.! presenta forti problemi di tempificazione. Mantenendo i
flip-flop di tipo·RS: si pu.ò allora trasformare. l'ingresso in sincronizzato'" "
,
• ., '
. ::: ';
!
dall' esterno (cfr. § 2.4), adottando flip-flop sincronizzati; si possono COsl ...
.':~,:>I.;.
scegliere flip-flop edg~~trlggered o master-slave, risolvendo ogni problema
di progettazione di duraia degli imp~lsi e di ritardo dei flip-flop. ", ' '-~"., J
La trasformaZione çlegli ingressi richiede la costruzione di un unico im- :..
pulso binario da applicare ai flip-flop sull'ingresso di sincronizzazione.' Si
può, allora, procedere come segue (cfr. § 2, fig. 2.4): si Crea un segnale
c=A+R con funzioni di sincronizzazione: llsegnale c; in accordo con la
,;;'
il
teoria generale delle Illacchine a sincronizzazione esterna, .d~ve ~ssere
ritardato rispetto ad A+R e deve .terminarè..prima di A+R Se poi il flip-flop è
. '.
I
i
l
l ' ••
;".::</;ç~<~: ":; -
184 Reli logiche: complementi ed esercizi
- se è YI=l nel conteggio a crescere (121\); y II 2 11 si semplifica poi in y11:l>

nell'espressione completa, essendo Yl1211 incluso in II (condizione di
incremento nel conteggio di peso 2); · . :
- se è Yl=O nel conteggio a decrescere (lzi;); Y112i; si semplifÌGa poi
nell' espressione completa in "YIl:f ,es~ndo Yl1211 incluso in Il"
Confronto fra le soluzioni

. "
Nel confronto fra le soluzioni, risulta"nettamente più conveniente quella

con flip-flop JK, sia per la ridotta complessità· della rete combinatoria, sia per
la disponibilità dei segnali di c/ear. Ciò era d'altronde prevedibile, ip. quanto
la macchina è un· contatore, anche 'se "il conteggio variabile, ed è noto · che i
contatori si realizzano utilmente mediante contatori elementari. modulo-2,
cioè mediante flip-flop T. .
Fra le altre soluzioni, è senz'altro da scartare quella con RS fondamentali
(soluzione "autosincronizzata puràii), non tanto per la maggiore complessità
combinatoria (2+5 porte per il D, 1+1+3+3 porte per lo RS), quanto per le
complicazioni derivanti 4alla tempificanone. In realtà, il costo teorico della
soluzione JK è più elevato (il flip-flop ' misto commerciale ha una notey~le
comp~eSsità interna), ma quello di.mercato è viceversa conveniente. ".

li circuito, corrispondente alla sOluzipne 4, comprende due monostabili
che simulano gli impulsi "A, R. Lo stato è posto in evidenza attraverso un
display. . ..
12
1-
o .' .
. .,: . .:. lliI .' .: , : ;....
: .. .:,
'
.... l . Il
.. ...
.. 01-_ !.' .. ,' ': :-.: ' ,
0-
A
1 •
Fig. 12.6a: Schema circuitale realizzazione con flip-flop lK
.' ,,' . ' :" . "
Di seguito, per esemplificare il comportamento dei registri a scorrimento,

ne viene riportato uno ispirato al prodotto commerciale 74 164, con ingresso
seriale e uscita parallela (il 74165., .all'inverso, presenta ingresso parallelo ed
uscita seriale).
Descrizione del circuito ifig. 14.1) '. '
03
1
· 02 Q1. ,"
. '1
co
1.
. cp .
,---,"l
•... 0
1
Fig. 14.1 a: Registro ascommento
Il registro a scorrimento è '''ridouo'' rispetto a quello commerciale, a 8 bit,

avendone' solo 4 ed ha le seguenti particolarità:
~ , : - possiede un segnale RESET che azzera tutto il registro;
- possiede due morsetti di ingresso a e b, posti in and (D"" a·b) , per effetto dei
;: : quali può essere flessibilmente usato in vari modi:
,': !
'. , - ponendo a=b (come in figura) è il registro fondamentale;
;: ,
~ l ;
- ponendo a=b= Q3 è un registro circolare; .
- ponendo a=dato, b=controllo si ha ' D=a oppure D=O a seconda del
.' .
." ' " valore di controllo e, qUindi,si può .adoperare il registro con shl(R,.a)
. ' oppure shl(R, O)=ashl(R) ..: . . .." .. .;... ,.. .
.
. ' ' " '' '': ' , ' 1- " , • , ,; , , ' ,' - , "
'
" "
, ', ' ' , "
'.' RESET
.:."' '.
.:' D "
,H '
CD
Q1
C2 I
03 i
I
cp
I
i
Fig. 14.1 b: Registro a scommento I
I
... . I
·1
..
. .:~
Capitolo sesto . "':.'.
Reti 'composte .. , .
,
1. Sistemi e reti composte

;~'1'
Un sistema è in genere realizzato ponendo assieme più reti logiche fra di , .....'.'.:, .'.
: ~
loro opportunamente collegate. Il sistema nella ~a interezza è una macchina ...

sequenzial~, ma non sempre è facile né opportuno affrontarne il progetto
",,'
. "
con la ricerca di un modello unico che lo rappresenti. Più spesso è invece

utile trattare il sistema come composto da macchine distinte che si progettano
separatamente e poi si collegano fni~di loro: il sistema infatti diventa allora
più controllabile, secondo l'antico detto "divide et impera", adoperato anche
con successo nella progettazione del software. .
Le singole macchine componenti il sistema risolvono ciascuna uno dei
sottoproblemi del problema che il sistema d~ve affrontare; l'individuazione di
tali macchine è dunque tipica di ciascun problema, del quale occorre in-
dividuare i sottoproblemi che lo compongono. Le macchine sequenziali
componenti sistemi più 9.9ffiplessi sono ti.picamente; ... : .'
- contatori, in tutti quei èlils1::in cui nel problema esiste un aspetto di conteg:~~: .
g~ ; . : . ..
- registri a scorrirrlento. ~.tutti 9.~~i.ca.si inc.ui occorre serializzaxe o parall~~
lizzare un dato'
. . ".- " . .'. . .
- registri a scorrlnlento cicuci con funzioni.di cQntatori; .
...... ,. , ' '. .... .. .' ..
.. .. : : •... ,o.: . .. ,.,' .. I .
I
- singoii flip-flop coii funzioni 'di co'ntiollo;·· ... . :. .. . . '

A queste macchine sequenziali fondaIl'\entali si aggiungono di volta in volta
macchine specifiche. .t , . . ' .. ..
Si pongono ora in evidenza alc~:ni.aspetti del collegamento fra mac-
chine.
Decomposizione in macchine componenti .

Una macchina M(Q) avente Q={ql ' q:h ... } come insieme degli stati si
può sempre decomporre in due macchine
. . componenti,
.. MI(Qt), Mz (Q,,): dette
,.
. .'
<.~?~;~:~~ :*;~ii~.rN~jf:,··· . ,
I .
.
,,
.. .' • o" -' - . ',;'<' . :. ' • " . : ' . , ' . ... .
...
I
,i .
'.
198 Reti logiche: complememi ed esercizi
infatti PIo Pz due partizioni di Q e Po Iaparti.Zione degenere (partizione nulla) .

di Q avente come elementi gli stati qi' e su.pposto:
i
.\
è sufficiente che ciascun elemento d.i P1 sia associato ·ad un elemento di Ql
ed analogamente P2 ad un elemento di Ò2. J,.'elemento del prodotto carte-
l, siano di due partizioni è l'intersezione fra le coppie di elementi (cioè gli ele-
menti comuni alle due) e quindi la relazione di cui .sopra significa che le
coppie a due a due si intersecano in un unico elemento di Q e che tutti gli
elementi di Q sono generati da· tali intersezioni; perflSsare le idee si veda la
1 I. fig.l.l, ovegli stati di M sono stati disposti alla intersezione fra righe e co-
lonne di una matrice ideale. Le righe determinano una partizione
(né1i'esempio, gli elementi sono a=l,2,3; b=4,5: 0=6,7'J, così come le colònne
(A. B, C) e il prodotto cartesiano delle due è proprio la partizione Po, ad
esempio, la coppia Ca, A) del prodotto è 1, (a, B) è 2 de così via. La macchina
• ' ,0
A B
:{ " "
. .
M si può quindi decomporre nelle·Diacèhfu.e M! con QI"'{a·, b, ·c}. ed M 2 con
Qz=- {A, B, q; la macchina composta avrà come stati. ii· pr.qdotto CalteSiano
QI x Qz che in realtà include Q (Q c: Qj x .0 2) fu qu.anto alcune-·coppie del
\
prodotto non corrispondono ad alcuho stato dì Q (ad esempio coppia B, la
.! c); le macchine MI e M2 si possono progettare derivandone le tabelle di stato
ed uscita da quelle di Q: lo stato seguente è .l'uscita sarà in generale fu,~oÌle
di tutti gli stati di Q (e quindi di quelli di Ql e Qz), mentre nei puitti ove •
l'intersezione è vuota (come B, c) si hanno punti di non specificazione.
..
"'.'
-
Capitolo se-.sto; Reti compo~te ' 199
Nel caso in cui le partizioni nOh

godano di nessuna particolare proprietà,
gli stati seguen~ 'di cias<::ù~a' delle due macchine componenti sono funzioni.
oltre cjle degli ingressi e dei propri stati, anche degli stati dell'altra macchina.
In tali 'circostanze, sviluppare il p'rogetto con l'uso di MI, M2. non conduce in
generale ad alcuna concreta semplificazione, in quanto occorrerebbe in ogni
caso far riferimento alla totalità degli stati .in ogni passo del progetto e le due
macchine risultanti sarebbero strettamente interconnesse.
Se viceversa almeno una partizione ~ .ichiusa", il progetto di M si può
scomporre in 'due progetti distinti e. il circuito risultante si realizza con le due
macchfue non così strettamente interconnesse. Una partizione è chiusa se,
per cigni ingresso, l'insieme degli stati seguenti di t;Ln elem,ento della parti·
;: -'.'
zione è i:O.cluso in un unico elemento della stessa partizione. Sul grafo, ciò
equivale a dire che per ogni ingresso, gli stati 'seguenti di una riga (colonna)
appartengono tutti ad una medesima riga (colonna). Si vedano gli esempi ai
paragrafi seguenti.
Sùpposta P 1 chiusa e P2 no, ne risulta lo schema di flg.1.2a, detto di
composizione "in serie": Mi è indipendente 4a M 2 • gli ~ti seguenti di M 2
l,
dipendono, oltre che da quelli di Mz stessa, anche da quelli di Mi; le uscite si
realiZzano in una macchina combinatoria C, in funzi.one degli ingressi e degli
stati di M (e quindi di MI e M2). ' ,
" ' .,
, "
ingréili!:, '
stati s:mti
Mi
"
i'
"
M2
stati
a) b)
., ;'i1l
, ~, P'ig .1.2: Decomposizione di macchine: aj: schema seriale ; b): schema parallelo l'
,i'
;,
Sé,-;mC~eP2 è chiusa, lo schema di collegamento è "parallelo": le due mac- ('.

~
chì:Ìle sòno del tutto indipendenti fia loto. "" '
~'" ':.
La tempificazione delle macchine componenti e di quella risultante sono
r: ,
coerenti: Se ad esempio M è sincrona, anche MI ed M2 lo sono e possono 1; ,
essere sincronizzate in parallelo dallo stesso impulso (vedi esempi ai para- .'
I
grafi Sliccessivi). , :i
.. ,r
,I
,r
"
, '."
.'
.. ': :,::":, - .
,; .;":~::::;,'~:i:".,::>;:';';
200 Reti logiche: complementi ed esercù:;z' ,
Un progetto che si basi sulla teoria di cui sopra ii detto progetto per de-
composlzione; invero, la teoria di cui soprà si attua a verifica di una idea in-
tuitiva: riconosciuto nel problema un sottoproblema che sarebbe risolto da
una apposita macchina (eventualmente precostituita), si applica la teoria di
cui sopra per perfezionare il progettò. ;E' quanto si vedrà in mol~ degli
esempi che seguono. ,,
..
Uso di dock a più fasi
Se una rete è sincronizzata da un'impulso sincrono con il c10ck Cl' è ne-
cessario che gli ingressi siano stabili all'avvento dell'impulso. Se allora questi
sono uscite di un'altra rete, quest'ultima non può essere sincronizzata anche
essa al tempo' Cl ~ pena l'insorgere di alee. Questa può invece essere: sincroniz-
zata da impulsi sincroni con un 'altra' fase del clock, Ci. Si veda in prop'osito
l'esempio dei §§ 5 e 7. ' ' ,.
Collegamento con i segnali vià~fine

Una rete che debba svilupp~e un algoritrilo su comando di un'altra rete,
" :
riceve di solito da quest'ultima un 'segnale via, a seguito del quale, inizia ad
operare; al teIIDine dell'operazione, la rete comunica con' un altro segnale,
fine, il fatto che ilrisuÌta,to è disponibile per la rete che lo ha richiesto. I se-
gnali via e fine sOnomgressi delle reti in esame ed operano con la tempifi-
canone di queste: a livelli, impulsivi,. sul fronte. Si veda l'esempio del § 5.
"
, '.
..
" 2. RicoDoscitore di codice 8421 con contatore
i
,
Tipo di circuito: rete composta
,
"o
Riferimento: RL, XI- 4 ' "
Ob~o; progettazione dis.istemi,
/.: , .~. .' .,:., .. . :'. ;'::.:. " .':' .. . ..... "
, ,
" :" .,
I,
l' Testo
,I;, Costruire, adoperando un contafore per il conteggio dei 4' b.it, una rete"
I: f.
nella quale entrano serialmente i bit di un. codice decimale 8-4-2-1 a partire
dal bit meno significativo e dalla quale esce un segnale che in4ividua se i
quattro bit c<?stituiscono o meno una dèlle 10 parole-codice previste. La rete
li i;
sia inizializzata da un segnale di reset (le specifiche del circuito coiricidono
con quelle del § V-6). . '
I. \' . •
I
I
! "
l'
' _ r~:' ". ,I •
...
(. . .' "
("
202 Reti 'ogiche: complementi ed esercizi
" ".
x 0,1
a b
b .1;;
c d
d a
Fig. 2.2: Partizione sulle righe del grafo di fig.2. 1
.' La partizione sulle colonne invece dà luogo allil:. :tabella e al grafo di fi~
gura 2.3 .. Essa non è chiusa. in quanto; ad esempiò;'daTIa colonna (stato) A.
per l'ingresso O si va a B se si parte dalla riga b, si resta in A altrimenti: gli
stati seguenti della macchina M2 dipendono anche dagli stati di MI'
l· x
aA bA bA
l O
bA cA cB
cA dA dA b.O
cB dA dB c,1
a,' d,'
dA aA aA
b,1
dB aA aA
c,.d,-
" :,.:."~, .: .
In fig: 2.4, la tabella di fig:2~3è ii-a1iotmata nella tabella di~to di M2,
ponendone gli stati di MI come ingressi rinitamente con l'ingresso dì M, x.
Sono anche indicate le .uscite·deÌlà. macchina originaria. M. funzioni ovvia,
e
mente degli stati di M!> Ml degÌi:Ìngressi; si notino 1 puntf'dfindÌfferenza
all'incrocio della nga B con le colonne a, b.... : ..
.l La macchina M è dunque·reaJ.izZabilecon MI edM2 collegate .fra loro

come nello schema di fig. 2.5, detto senale in quanto M. appare posta in se-
rie ad M l . Le uscite sono conìjmtate in una rete combinatoria C ch~ opera ~
sugli ingressi e sugli stati di M (è quindi di M l ed M2).
" ' . , .
..... __ .:........."""._. '-l..........,_:. •... "~
r
' •• .o •• ,.: ,".
;. >,
. ..
:CajJitolo Seslo: Reti composte 203
' . ...
a.l n,O b.l b.O : c;l' c.O . d.l .d.O
A a,I a,O b,l b,e Cf 1 c,O d,l d,O
B - " - - .NO BIO AlI AlI
Fi&": 2.4: Tabella di seaio di Mz
Nel caso Specifico, solo Ma è funzioneden'ingresso x, mentre il clock ..1

opera in parallelo su M l , M2 e su C (per le eventuali uscite impulsive). Si noti ·-.,1 "
" ."
in proposito che la definizione di "seriale" attribuita alla macchina non signi- ..')' ,. '.
', .o" ,
fica che le due componenti'operano in serie nel tempo.
ingte»i
$1:111
"ii
!t
: ;~
usçite . ;)
..."
.' I
H:
" I
l·
Fig. 2.5: Schema di collegamento in serie
Progeitodelle macchine componenti

. .
Macchrna MI
E' ùn contatore modulo-4, senza altri ingressi oltre il clock e il reset.
Ma;ciii~d M2
È' sufficiente un'unica variabile di Stàto, y, che si realizza in un flip-flop
RS, Le funzioni di posizionamento sono allora:
SET = x·b RESET= x+d
e si pdssorio ricavare dalla tabella di stato della macchina oppure più sempli-
cementenotando che (cfr. il grafo originario) y è settato solo per ,,;;;0 nello
stato b di M I ed è resettato sempre per x= l e nello stato d di MI-
. .'
;.: Il
- - - -_ ...-._ - --_..._- - - - - -_......__ ._.- -' .. " -- . -.
-.. " "
:: l'I
w __ -_,_ , --,
Macchina combinatoria C
L'uscita z a livelli è dedotta dalla tabella della macchina M, esprimendone
gli stati in funzione di quelli di M 1 ,M2 :
z::; d·x + d·y
Essa è infatti alta solo nello stato d, se è x",O (il'bit più significativo della se-
quenza è O) oppure, sempre nello stato d, ma .con M 2 nello stato B (la se-
quenza dei primi 3 bit è -00). "
Descrizione del circuito (fig.2.6)

Confrontare il circuito con quello del § V-6 del quale questo è una va-
riante:
- x, c, reset, z, z' hanno i medesimi significati e sono realizzati alla medesima
maniera.
- Il "cuore" del circuito è costituito dalle macchine della decomposizione MI.
Mz,C.
à~~--------------~rl~~--------------,
,.
c o
C
B
A _
o1..,--T<
...; :
.... :. ;'.
Fig. 2.6 a: Riconoscitore di 8421 con contatore
Macchina MI
- il c.o ntatore modulo-4 è realizzato con un contatore modulo-16"commer-
ciale del qu;!.le si adoperano solo le due uscite meno significative;
- esso conta con la sequenza 0-1-2-3-0-1-2-3 ..... , codificata sulle due va-
riabili Zio Zo; \. •
- il rese t l-attivo del contatore è sull'ingresso CLR e lo pone nello stato O;
.....
./ f;': ;. ~"';", :.;~.
..'"' ..
":.'. ". j,
Capitolo Sesco: Reri composre 205
_ gli ingressi di load del contatore non sono,adoperati. t

MacchinatM 2
_ per lo stato y si è adoperato un flip-flop JK edg~ triggered sul fronte di di-
scesa, usato come RS abilitato; :'
. il flip-flop è resettato con un impulso O-attivo sul clear;
_ vista la codifica .degli stati di M /. le funzioni di posizionamento si trasfor-
I1 I
1 ii l
mano in: • ., .
~ ." " i -
- , ", i
RESET =x·y -Jy·zo ~ . : .j
"
l.. ·'" !
M acchina combinatoria C ':tl:

_ tenendo conto della codifica degli stati di M l • 112' si ha: I:
i ... ' \
<,
II
li
'I
"
'I
I
_ l'uscita impulsiva z' è semplicemente: J
! i
z' = zo(; ,i .
. :r
"
Tempificazione, I
Valgono le stesse considerazioni del citato circuito del § V-6 cui si ri-
manda. Si noti soltanto che.. E.9i,ché il contatore adoperato è attivo sul fronte,
l'
:'......
di salita e tutta la rete deve, i#igire sincronicamente sul secondo fronte di c, l., .
l'ingresso del contatore è eccitato con c.
" '" .
, ,reset f-JL ". .. ', l'

x " . ;. '.'
,,'.,' l'
!.'
I
, ' "
c r h-r h-Ih-Jh-.-J h---r ~ ~ il- • c,~ i

':'~:. j
zO ,"
.. ,
L.
.... '., .... i,
z1 . ;.
"" .
','o"~
,. l'
;.:~',: I
y ':.'," I
L :;','>
z
rh r
z·
Fig. 2 .6b: Riconoscitore di codice 842i, con cOntatore: ternpificazione ,
'. '.' .'. : .. ..

. "
II
I
., ': O," O.~ ,'O . '
./ ..
'
3. Decomposizione pàrallela~ ,
~ ,
Riferimento: RL,XI - 5
Obiettivo : progettazione di sistemi '
l
.,I
Testo
Costruire una rete che implementi l~ tabella di figbra 3.1,
Progetto
\. La macchina M è descritta da:J.i~ tabella data. Ad essa è stato kSSociato il
" ,;
diagramma di stato (fig. 3 . 1 ) . .
:,
1 .-
> '
,A B
x
O 1
a
f So
Sl
81
S5
S2
S3
0/1 o
li·· ,
, '
s2
s3
S4
82
,So
S1
b
r ·
"
r
"j
,;
,
s4
s 5 So11
S3 S5
84
I i
, Fig. 3.1 : Deoo~posjZiorie paràlléla:tabel1a e grafo
t'
,
I. '. "-M
l: " ." o •
1
ì"
Nel disp'orre i nodi del grai6c~diSkto; si è avuto cura di schierarliall'in-
crocio fra 3 righe (a, b, c) e 2 colonné (A"B). Ciò corrisponde all'aver indi-
viduato due partizioni, l'uIla rappr~sentata .ctàlle righe e l'altra da)le colonne:
\1
le righe partizionano gli stati in Pi'" (a, b, c~ ::::: (0,2;' ; l ,4; :3,5), le colonne in
L
i P2'=(A, B)=(O,l,5; 2.4,3); il ,prodo~o partesiano dellè due par,nzioni ,è la
partizione nulla: P1x Pz= Po- l:a macchinà M può' essere reaJ..Wzata con le
li., macchine componenti MI ed M'2 corrispondenti a P 1 e P2 rispettivamente.
. ·!. '
Le due macchine sono rappreséniate dai grafi e dalle tabelle, ~he se-
guono. Da essi si evince anche che entrambe le partizioni sono chiuse: l'evo- •
'il, (
luzione fra a, b, c è indipendente da quella fra A, B e viceversa.
t
,
~ !
, ',
" "
Capitolo Sesto: Reti composte 207
1
,
:t ,o 1
' .
a b a - • l ',
. .'.> 4
b c c
.,'
'"
. ~~.'"
....
c a b
",
(;'
..:~~ . .:.
Fig. 3,2: Macchina MI
x
O l
A A E
B E A ,, ,'
Fig. 3.3; MacchinaM2
La macchina M è, dunque, realizzabile con le macchine MI ed M 2 colle~

gate fra loro come nello schema parallelo di figura 3.4.
,I
L
stati
M1
" '
, ,
" '
" ,
M2
stnti··
Fig, ".4: Schema di decomposicione patallela

. '. '
: ' ,,~··><;,~:n~·: ':~'

Descrizione del circuito (fig, 4.3)

.. '
x z'
,i· o
i
l'..
CL!( co
D
C
B
A
-G
.....
01----'
r ElSe! s attO
Q
" fig. 4,Ja: Controllore di parità sequenziale
La macchina implementata è quella della decomposizione parallela del

grafo di fig. 4.1a. Si noti che:
~ un display esadecimale evidenzia lo stato complessivo;
- il segnale reset pone la rete nello stato Op. azzerando il contatore e ponendo
a 1 (stato P, pari) il flip-flop.
Le tre macchine componenti sono le macchlne:
- Mi (contatore mod-B), realizzata con un contatore mod-16, del quale si
adoperano solo le tre uscite z", ZI, Z2' resettato dal segnale reset e adivo sul
fronte di salita. . ' .' '. : .. .',. , , ' . . ,"
,, ' .
- M2 (jlip11op). realizzata con un flip~flop JK edge triggered sÙl.:fronte ,di . . '.

! discesa. posto in set (stato pan") dal segnale reset. '
. '
. ,
,.
i' - C (macchina combinatoria), che ha:
l! l'uscita z = stato O·D con staroO calcolato con una 1'{OR; •
l'uscita z' calcolata mediante:' . , ~
z'= (stata7 ·c)'D-x+(stato7 ·c)+P·.a

i
•
[
., ,
~
" .-o"
I
L _
Capitolo SeSto: Reti composte 213
con stato7 calcolato con una.AND (NAND invertita).
T emp ijicazio n e
La tempificazione è quella classica delle reti sincrone a sincronizzazione {
esterna: l'uscita impulsiva è costruita mediante la AND cori l'impulso mentre
gli stati evolvono con il secondo fronte di quest'ultimo. Poiché ilflip flop JK
è sul fronte di discesa e il contatore su quello di salita, essi sono attivati dalle
due uscite 6pposte del monostabile. '
Si noti la criticità del segnale a livelli,z:' nella transizione Op-71d vi è una
variazione simultanea delle due variabili statoO e D, chiaramente visibile nella
simulazione di fig.4.3b. Per tale motivo ,è preferibile l'uscita impulsiva e la . .. "
soluzione b. " ' , . 0'0 ~ ~
':. '
reset ..n
x
c --' ~ ..... fu ...... 1...J tw L....J ~ r Lr LT IL....J
IL- IL 1-
st at 00
stato7 h r "1 Il
p
z
..r- ~ r- rt- r
.,' Il
J:t !-l ,
I
I .h
r
l'
z· 11-
.....
"
10001100 ,
, l"
,
." ' .
Fig.4.3b: Controllore di paritàsequenziale: teOlpificazione

(sono mostrate le s~n:ze 11 11 Il.11 (pari) e 1000 1100 dispari)
.. . .. .' .. ', :. ,.' ", ." . .' . ..'. . ..
" .
Circùiio con variànte (paritd seq~enzìale con decoder fig. 4.4)

In alternativa, si può adoperare un decoder per il calcolò di statqO , e
stato7. Nel circuito mostrato è adoperato un decoder commerciale (74154) a
4 ingressi (e 16 uscite), adoperand'one solo 3 ingressi e 2 uscite. TI decoder ......
" ,
fornisce uscite O~attive e quindi si è operato come segue: " t'
• l'uscita del decoder è negata per ottenere stato7; , ':-.;,>",
• l'uscita z è ottenuta con una NOR dei neg~ti. di statoO eD.

.,
214 Reti logiche: complemclIti ed esercizi
c p
l
0- TRG a
!' x l-
o z'
,l @]
l R·
G2
154
CL!( co <31
o o D stlto7
C
B
oQ 21
22 C
I\. o 13 ' B
A
Fig. 4.4; Controllore di parità con decader
5. Adder seriaIe
Riferimento:11EI, V - 3.
Obiettivo: progettazione di sistemi ,' .
)i Testo
Sviluppare il progetto di un addiiioIiàt6re binario di interi. positivi che
.
operi serialmente su dati costituiti da due stringhe di n bit (in partico'lare si
consideri n=8).
!i
I;
... \,. ": '.:
opera secondo il diagramma di stato di fig. 5.2. Se il flip-flop di stato è di

tipo D, la parte combinatoria della rete, cqe diremo BIT-ADD, è un full-ad-
der combinatorio. . ..
11/0
00/ .1
Fig, 5.2: Full adder senale

.
La macchina completa (FA +.contatore) è rappresentata da uno dei due
.
grafi di fig. 5.3 (cfr. anche §4, ove c'è un caso analogo). Lo "stato O" è lo
stato iniziale del contatore ed è anche lo stato che la macchina raggiunge
dopo aver sommato l'ultimo bif. Il segnale reset, conduce la macchina
complessiva nello stato· iniziale del. c~ntatore, con riporto r=O.
rese~t-...;...:.r~-:o . r=1 res~ r:::;O r=1

"'\.001........
stato O stato O
stato 1 stato 1
,'.
" "0
....... ....
. ..
. stato n~1
' .. '~ . : '.: .~: ..
a) b)
Fig. 5.3: Addizionatore adn bit
In fig.5.3a), allorché il contatore è nello stato O, lo stato interno di FA

rappresenta anche il bit-overflow, in quanto riporto dopo l'n-esimo"" bit;, prima
di ogni sequenza da addizionare, è necessario il segnale di re~et, che pone
inizialmente r=0. In fig. 5.3b), invece, non esiste un segnale a live1l9 che .
individui l'overlow, ma questo può soltanto essere segnalato da una \uscita •
impulsiva nel passaggio da uno dei due '~stati n-l" allo "stato O"; per contro,
.'
Capitolo Sesto: Reii composle 217
nOn è necessario il segnale reset se non:la prima volta, in quanto la macchina,

appena:-tenninata unà addizione, è subito pronta, per rea!.izzarne un'altra.
,t
ts
,
'~
1- ~ l:
I I
ts tAOO ' ,
~y '-______ i,
Fig, 5.4: Tempificazione fra addizio nato:re e registri
Il confronto fra le due soluzioni è legato alla tempificazione. In fig. 5,4

.' "';"
è mostrata la tempificazione della apparecchiatura completa fra due bit da
addizionare (cfr. anche fig. 5.1): in un istante sincrono con Cl è innescato lo ~'"L: .
shift nei registri-addendi, che si completa in un tempo 1:,;; sono quindi dispo- l' :
,I [;
nibili gli addendi dell'addizione e la pàrte combinatoria dell'addizionato re iI
binario impiega un tempo tADD per rendere ,disponibile somma e riporto Il"
uscente. Dopo un intervallo di sìcure~a, ql.lindi, ' in sincronismo con C:!, la ,,
,
somma è inviata al registro-somma e-:'ll riporto uscente è 'memorizzato nello
stato di FA Quindi, il registro-somma è anch'esso sincronizzato con ~, e
, ,
assorbe compiutamente la somma dopo un ulteriore tempo t,..
Stante questa tempificazione, il confronto fra le due soluzioni di fig. 5.3
Iii
l':
lascia preferire la primal in quanto con la seconda il bit-overflow impulsivo,
che è sincrono con l'ottavo impulso ~, richiederebbe poi un ulteriore ele-
mento di memoria per !p.flJl,tenersi disponibile fmo al tempo in cui è dispo-
nibile anche la somma è~~plèta nel registro S. ' ,:;l.; ,
.., ....,..: " " , . ..; . .:M .
Il sistema di controllo CONTR

Distinguerèrno l'operazione complessiva nelle 3 fasi di cui all'analisi delle
specifiche:: " " ' , .',~':' , ," . . " . ," ,
a) €aricamento dei dàti nei registri:addehdi: inquesra.fare vengono anche' ."
resettati il flip-flop riporto ed il contatore, in' modo che tutto sia pronto per
l'esecuzione della somm,a. ' ,"
b) Esec~zione dell'addizione: una volta che i registri-addendi siano stati carl- '
cati, l'addizionato re deve partire, nel senso che devono essere resi attivi
ADD e i registri a scorrimento. Una rete di controllo, allora, può generare,
dal clock generale di macchina., una sequenza di 8 clock da inviare alle
macchine in questione.
c) Inoltro del risultato: consiste semplicemente nell'inviare verso le apparec- , "
chiature-utenti la somma accumulatasi in S e il bit':'overflow, è sufficiente
.
,.," ~;{~;:{~:j?~j1:~;;,~~;;~l;~Y ,:'.:' .' "
"..' I ....
',o
allo scopo un apposito strobe, generato qùando il dato nel registro~somma'

è stabile. quindi all'ottavo Cl' '
r VIA
. PiNE; lei
'. ,Cl
Fig. 5.5: Grafo di transizione delia rete di.;Ò~lrollo

.L_
I ". _
La rete di controllo opera secondo il grafo di fig.5.5, costruito nella

ipotesi che tutte le transizioni siaÌlO sirièronecon un unico clock generale di
macchina e che da questo la rete derivi la: Sequenza.di 8 coppie distinte ~ e
CI' Allorché i dati'siano pronti nei registri-addendi,. Viene inviato un segnale
! di VIA, a seguito del quale l'addlzionatore è attivato; al termine del
I conteggio, il contatore, genera un segriale FINE, che riconduce in riposo la
macchina; In sincronismo con ia fiÌre 'Viene anche' generato il segnale strobe
per l'inoltro del risultato verso le, appareéchiature utenti della somma.
Si noti che il primo clock àttivodeve essere ~. in quanto al termine del
caricamento dei registri-addendi son!> ,già disponibili all'uscita di BIT-ADD
somme e riporto. Con l'ottavo ~~ è avviato verso il risultato l'ultimo bi'4 che è
disporiibile al successivo Cl: iri sincronisino con questò va dunque generato
lo strobe verso le apparecchiatUre utenti. L'ultimo CI è utile inoltre se i regi-
stri-addendi sono dì tipo circolante;' in qùe~ modo, con l'ottavo Cl il regiw
stro ripresenterà l'addendo nella sua forina iniziale.
Invecedella generazione in IQCO delle due fàsi di dock, si può anche', .
usare, Dve disponibile, un clod.bifàsèd;èrterale. La rete di controllo
, . si limita .. '.. ,
allora a due soli stati, riposo e adder attivo. Quest'ultimo, equivalente alla
coppia QI-Q2, abilita le due fasi generàli. di c10ck ad essere applicate alle
macchine in esame; in tal caso; VIA e F.rNE sono. sincronìéon ci ID. modo
che la prima fase attivata sia~, e che lo strol:>e vengà con l'ultimo~l'

Il circuito è realizzato con alctiIiÙ:6fupbnentì commerciali della faglÌglla
TTL 74xxx : .' ::'.'. .\ •
• gli shifHegister 74165 "parallel·in serlar-out" come registri-addendi,
I " .
,:__ -:.'{ :::w,
I----------------------------~~~~---------
",
Capitole Sesto: Reti composle 219
- lo shift-register 74164 serial-in parailel-dut" ~ome registro-somma,

- il confutore 84160. . __ _
Approfittando del fatto che i. 165 sono edge-triggered sul fronte di di-
scesa mentre il 164 e il 160 su quello di salita, si è adoperato un unico se-
gnale di c1ock, C, del qùale il fronte di salita'fa le funzioni di ~,quello di di-
scesa di Cl: il fUp-flop D della rete ADD: coerentemente con le esigenze dì
tempificazione, è edge-triggered sul fronte di s3.1ica. La durata del dock alto
deve essere dUtlque commisurata a ts+tAOD (cfr. fig. 5.4).
SEil ..
. -'. -
~ 165 ::'17 "

.ro:,......, t
o
--..::.:~ g
r--"--:+I'
•3mD : ';' ,
ou.. ctXNi · !;
'CIl(
"
I"
I
184
-r"--:IJ.. D .\
'CtR · ,:
. . . . - - - - -.......~) (LI(
.;
Fig. S.6a): A~zionatore seriale: circuito

- -,
La parte combinatoria dell'addizionatore, B1T~ADD,è reafuilità con un

PLA che c8J.cola somma e riporto: ·.:..•.: ,
-- ,
j : ""j
R,.l =A.B. +A.C'
~ II
1
. +B.C'. 11 i:. ', : ..
, o',
C·l =A· eB. ec:

1 t l
--
--,
in i~ogo del contatore mod-8,è stato ~dciperato quello commerciale, che

è modulo-16. Dopo l'ultimo bit, allora, il contatore va nello stato 8 Ce non
--------------_-.-:~-_.. -_._--- ._ -._- . --...- , ~

. .~ .... :.1 . I. ~., .
.;:': :~::>::~{~y;~ .
direttamente a O), mentre torna a O con il reset. Ciò rende disponibile un se~
gnale, es, che indica utilmente la fine del conteggio.
La rete CONTR è realizzata con il fJip~flop busy, posto in set da VIA e in
reset da es. sempre in sincronismo ç:onuÌ1 fronte di discesa (C t ): a tale scopo
si adopera un flip~flop JK edge-triggered sul fronte di dis'cesa del clock
principale. Il segnale VIA, simulato con un monostabile, è un impulso lungo
un po' di più del periodo del clock, mm..odo da contenere almeno un fronte
di discesa di questo (nel circu~to simulato,.il périodo è 20 u.t., VIA dura 25
u.t.). Il segnale busy così generato assume le s.eguenti funzioni:
- genera il treno degli 8 clock cl_gen, ponendosi in AND con il clock c;
- ftinge da rese t o clear per il flip-flop D, per il 164 e per il contatore
(C=SH ILD=CLR=busy=O); . ,
-abilita i 165 a funzionare da shift~register (SHILD=busy=l);
-consente di effettuare ilload de1165 (SHILD=busy=O);
-funge da strobe per le macchÌIl.e~utenti della somma (fronte 1-+0);
- garantisce che le macchine-utenti' una volta abilitate ricevono il primo
impulso di clock di durata corretta (il segnale di busy è attivo sul fronte
1-.070 per cui 1'impulso successivo è il primo impulso utile).
Viene inoltre utiJ,iiùto un segnrue di RESET per portare la rete CONTR
nello stato .inIziale di, riP9S.0. Tale ingresso è posto nel clear del flìp-flop.
Ai fmi della sirilulazione, i registri-addendi sono caricati al valore flssato
da appositi switch. E' esemplificato il caso della addizione:
0101 0001 + 0101 1011 :::, 1010 1100
(81) + (91) - ' (172)
,.j.
l'
o Tempificazione
I
In fig. 5.6b) è mostrata la tempificazione per l'addizione di cui sopra. Si

M~ . .
- VIA che lancia l'operazio.ne, .' :. .' , ".

'-' bti-sych~:sl3.J.i:a sulla vanazione l~ci di c dentro VIA,
,. :.. cLgen,tr'èno 'Ci(8 clock estratti. dac;" . . . ..... '
~ leggendo ai fronti 0-.071 di cl_gen .si ritrovano i bit Ai> Bi a partire da quelli ,
meno significativi: I l , 0 1 , 0 0 . . . · :;!:.
- anche i corrispondenti riporti entranti C'i (O, 1, 1, ...) si leggon? in corri-
spondenza dei fronti 0-+ 1,
- la somma (00 l1...a partire dalla cifra meno significativa) è trasfé"rita. da R; a
QA ancora sul fronte 0-.071 ed è stabile sul fronte 1-+0,
- subito dopo un fronte 0-+1, R; assume valori impropri, in quanto,. corri-
spondenti al nuovo riporto e ai vecchi bit~addendi ma al successivo \ fronte ~
1-+0 si presentano i nuovi addendi e al prossimo 0-.071, R;è corretto (si
.. ·... ~
222 'Reti logiche: complementi ed esercizi
J j
Specifiche di progetto .', ',o
La macchina ha tre segnali di iIÌgresso a livelli:

- START/STOP, per attivare o disattivare il crònométrò;
- PARTIAL, per ottenere sul display il tempo parziale senza arrèstare il
cronometro; "
- CLEAR, per riportare il cronometro nello stato iniziale (tempo O);
- c?g en, generato da un oscillatore.
1 In uscita la macchina deve fornire:
- le 4 cifre (unità, decine decimLe centesimi di secondo), ciascuna su di un
display e quindi per ciascuna di essei 7 segnali a li~llo necessari per i il-
luminare i visualizzatori (cfr~§ 1-5); .. , ,
- un segnale di "ripple", che nasce nel caso in cui il tempo trascorso sia di lh,
da utilizzare eventualmente per còsti:tiire un cronometro che preveda anche
'il conteggio delle o r e . ' .
J.
La macchina consta essenzi~erite' ai un
con~tore. di un registro per
memorizzare il çonteggio quandò rlchiestd (segnali pARTIAL e STOP) e di
un trascodificatore per alimentare il vismilizzatore a 7 segmenti..
In priino luogo occorre .deri,jaie' daI clock un impulso periodico che
conti i centesimfdi secondo, quindi' ùilsegnale a frequenza di 100 HZ; sup-
ponendo che l'oscillatore oscilli a rrequenza di l kHz, occorre un contatore
che divida la frequenza del clock pèr lO (se la frequenza fosse di lO kHz,
occorrerebbe un divisore per 100 e così via). Se si considerano, ad esempio,
'1""': oscillatori commerciali a cristallo.di qÌiarzo si ha che questi hanno frequenze
di risonanza da alcuni chilohertz à diversi megahertz.
Il segnale a 100 Hz va pOI iii' mgresso ad un contatore di tempo, che
T,... conta centesimi, decimi, unità e déCinedi secondi. Da questo contatore viene
caricato il registro di .visualiizazione;.aI1'arrivo di uno dei due segnali
P.,\RTIAL o STOP. L'uscita - d~l. registrb è trascodmcata ~d inviata ai
visualizzatori a segmenti. , .•...
'l Il sistema è dunque compleSSi:vwente costituito da: '

- macchina MI: divisore di frequenza; .
- macchina Mz: contatore di tempo;',:.:.: '.'
- macchina M3 : registro di memòriZzàZi6ne;
- macchina N4: trascodificatori e visuàlizzatori.
l' •
.
' ,
'.'" ; ~.
"
Càpltol() sesto: Reri composte 223

" ,
Scelta di progetto
Per~il progetto di MI e M2 si utilizza' come componente un contatore
modrild-16 con le seguenti caratteristiche:
- impùlsò di conteggio CLK: il contatore.òpera sul suo fronte di salita;
- bit di ingresso a livelli C, D. B, A, in ordine dal pii! al meno significativo,
ché ne de:finiscorio'il kiòfeda caricare; .
- segilalé di ingresso a livelli C I L che ne abilita il conteggio (C I L= 1) o il
èàticamento ~ C I L=O), sempre sul fronte di salita di CLK; ',,'
- ségrialé a livelli di azzeramento CLEAR;·

- variabili di stato del conteggio QA, QB; QC, QD in ordine dalla più alla
meno significativa;
=
- segnale di uscita a livelli O-attivo, CO QA· QB· QC· QD. corrispondente al
segnale div (cfr.§ V-S.I).
Progetto delle macchine componenti :!
M acéhin~ M l (contatore divisore di frequenzò.,i

..
" La macchina riceve il segnale di conteggio dell'oscillatore cl_gene a 1
klizé,deve generare il segnale con il periodo di un centesimo di secondo
èl ceii: è dunque un contatore modulo lO. Il contatore è ottenuto da un
contatoremodulo-16, con la técnica del posizionamento iniziale e ciclico a 6
(cfr:§.V~l1), motivata dalla sua maggiore semplicità circuitale: il contatore
conta 6,7, ... ,15,6,7, .... Si ha dunque (6fr. fig.6.1, comunque descritta in
detta.gllo in seguito):
- il viilcire
6, fissato con A=O, B=l, 0=1, D=O, deve essere precaricato
aIi'iniiio: al segnale START/STOP si assegna la funzione di precaricamento
(STÀRT/STOp=O) oppure di abilitazione al conteggio (START/STOP=I);
• per. <;:0=1 (il contatore è al massimo" valo.re del conteggio, div-l) il
codiatoredeveessere' ancora di nuovo cancato a 6;
! in eiìt(aIDbi i casi, il segnale ha effetto còri il pril.tio fronte di salità di cLK
é si ìià dunque: .
I
'·1, i
".' :
cl L::;; CO· START I STOP ..

~ . . ~ .
:.. il segrià1e CLEAR non è adoperato (STARTt-lTOP ne svolge le funzioni):
CLEAA,=O;
- il coi1t3.tore a valle (Mz) opera sul fronte di salita per cui il fronte di CO
(sègnàle O~attivo) opera come segnale di ripple:
. ,', ,,~ .
.. ' ,; .. ,.'~,
'., . '
" . . ; : . .... :" •••• -' ... t".~ __ ~,~ • .
, ."
.~.~' .... <.~ ):~:~~~~~::~\~ 't .
,'."
r "
224 Recj logiche: complementi ed e~ercizi
I c1_cen =CO i
,i
L
f,
I • • .' •
Macchina M2 (contatore del tempo)

~
t La macchina, ricevendo in ingressòil segnale clwcen, conta centesimi.
decimi e secondi con una struttura cascata (a propagazione, ripple) di 4 m
contatori:
°
- contatore mod-l dei centesimi, con:ingressd cl cen ed in uscita i 4 oit del
conteggio ed il ripple cl_dee per i ,de~irni;
- contatore mod-1O dei decimi con ingresso cl_dec ed in uscita i 4 bit del
conteggio ed ilripple cl_sec per le unità di secondo;
- contatore mod-1O delle unità; con ingresso cl_se c ed in uscita i 4 bit del
,
conteggio ed il ripple cl_l Osec per le decine di secondo;
,, - contatore mod-6 delle decine (il conteggio va fino a 59 secondi) con in-
, '
,
e4-
,
J, '
," gresso ctlOsec ed in uscita i 4 bit del conteggio il ripple cth per le ore
!
da adoperare per una eventuale'espansione del contatore.
I
j , Per i contatori di cui sopra è adoperata la tecnica del conteggio con azze-
,I
:1
{ .. ramento dopo l'ultimo stato (9per quelli mod-IO, 5 per quello mod-6), al
~ .~ rme di disporre alle ~scite del codice numerico 8-4-2-1 (il contatore conta 0,
r. ,
1,... ,9, 0, l, .~:oppurè 0, l" ... ,5,0, l ... ) e quindi di adoperare i trascodificatori
standard verso i T segmenti, come in § I-S. Si ha dunque, considerando che
le uscite corrispondenti ai primi tre stadi sono pari a 9 e quella dell' ultimo
stadio è pari a 5: '
cl_dec=QD·QA i
"
cl_sec=QD·QA i
cljOsec=QD·QA i
r. cl.- h=QC·QA
. ... .
t '~":"':'::,'. ::"" ....:~ ..~, . .. .: ... ;, .. :. - .. .. .
•' l ,segnali sOno 'o::~ttiVi :e '·otte~uti ~d~· portenarid. : Tale scelta è stàtafatta ', ','
" • , ' . • • • • , ", ':'"':\ ....... .. . . . ' .. . . . .: . ., ' . • '. ..: ' . ' . ~
• .... p
, per far si che la variazion'e 'O' 41 dei segnali equivalga alla generazione 'del' , ~"
l' segnale di conteggio (ripple) per i contatori posti negli stadi a valle. I quattro:
contatori sono resettati. dal segnalé CLEAR applicato all'~gre55o CLR;s:!:~'
potrebbe anche adoperare START / STOP ma si è preferita ques~ soluzione,
che è comunque più economica in quanto non richiede l'invertit0re.
, ~
Macchina M3 (memorizzazione del tempo)

Occorre memorizzare 4 bit per ogni cifra (centesimi, decimi, uqità, de- ..
cine); questi sono raggruppati in due registri ad 8 bit, con caricamento sul
fronte di salita di un impulso CLK. Poiché il caricamento deve avvenire sia
(" "
..
.
i!
, ,
Capitolo sesta: Retì composte 225
con il segnale PARTIAL che con' 10 :STOP, entrambi sono , differenziati

(attraver.so un monostabile) e si ha:
:,J
CLK .:::: stare"" òPART/AL + òSTART / STOP
r due registri sono azzerati con il segnale, di CLEAR:

CLR=CLEAR
Macchina M4 (trascodificatore)
Le uscite del registro vengono trasoodificate mediante 4 trasoodificatori, ,
dal codice 8-4-2-1 a quello a 7 segmenti (cfr. § 1-5); i 7 segnali binari
uscenti da ciascuno di essi sono applicati alle lampadine dei 4 visuaJ.izzatori.
I
< •• ,; ' . . " :. . ' . : : ' "
.- . ,'o··
, "
.,.<
. ":' :", . ,.
. .".1
. :,,'; ~
, '
ng. 6.1 a: Cronometro
, ' -
226· Reti logiche: complementi ed eserci;:i
Descrizione del circuito ifig .6.]) .: " "
In figura è riportato il circuitòcòri ~sélusione dèl trascodificatori e dei

viSualizzatori; per essi si faccia riferi:rÌiento al § .1-5. Sfnoti in particolare:
- i segnali a livello START!STOP e PARTIAL sono differenziati da altrettanti
mano stabili, interessando di questi il fronte;· ".
- il segnale CLEAR è anch'esso differenziato, pur d.ovendo agire come li-
vello, al fine di evitare che sia lasciato inaVvettitamente al valore attivo;
- il visualìzzatore esadecimale sul contatore divisore ~ posto a puro scopo di
controllo del funzionamento in fase di simulazionè;
- anche i 4 visualizzatori sùi registri sono posti a Sblo scopo dì controllo
della simulazionè; in quanto i relativi ingressi devçmo invece a~cedere ai
trascodificatori e ai visualizzatori à 7 Segmenti. .
CLEAR
START/ STCP ------......;-+----'--------
PARTIAL
l .: . .', .,"
cl_gen
I cI_cen
cl_dee
"[ cI_ see
cl_ 10sec
"
cl_h
(
r
T empificazione ,'. ' .. .
I
. In figura 6.1b è inparticoià~iri~i6dott6 'ifp~ggiti da 09.99 aIO.OO
I seé (vedi Ìinea vertical6 né! dJ.agril'rllnra diterilpifidaiione):' .' .' . . . .
- all'acivo di c1-gen scatta la élfrhd~i di~dre di frequ'eriia:;' tli~hiuta da 9 a
"d
O (9-+0), in quanto aveva precedentemente raggiunto il valore massimo ed

l era cl~cen=O; . ' . .' . . .
- la variazione produce cl-cen..;,.o41 per cui scatti anche l~'cifra dei
centesimi, che muta. 9-70 (in quanto era cl~dec=O); ,
"I - la variazione dei centesimi produce .cl-dec=O-+l per cui scai::ta anche la
I cifra dei decimi, che muta 9-+0.(in quanto era cl-sec=O); .
-la variazione dei decimi produce cl~sec7'O-+] per cui scatta anche ,la cifra
delle unità, che muta 9-+0 (iri quanto era cl-l Osec=O); \ ~
: ,"
. :.' .
. '. Capitolo sesto; Reti composte 227
- ia variazione delle unità produce d-lOsec=O---+l per cui scatta anche la

cifra delle decine.
. }Tel caso in cui la commutazione !leI cronometro produca il passaggio da
59.99 a 00.00 (il contatore còmplessivo è un contatore modulo-600) sono
attivi tutti i cl-x ed allora scattano tutte le cifre l'una dopo l'altra e si genera il
fronte di cl-h. .. . '. '.
7. Ricevitore seriale
Tipo di circuito: rete composta . ; ."
: .'
Riferimento: circuiti commerciali74160, 74164, 74374 .'.~
'Obiettivo: progettazione di sistemi '
Testo ,
e
". Progettare un sistema per gestire la ricezione seriale la s~cc~ssiva con-
vérSione serie-parallelo di messaggi composti da un mimero variabile di byte.
A tale scopo si assuma un protocollo di trasmissione per il quare il primo
byte del messaggio è riconosciuto tale se preceduto da una sequenza di al-
iIÌeho tre byte, costituita da due o più byte SYNC seguiti da un byte SOB ,
,.
(SYNC ....SyNC-SOB) e la terminazione del messaggio è identificata ; ,,
riiédiànte un byte di fme (EOT). La macchina trasmette su un canale .1. l:,
parallèlo tutti i byte compresi fra SOH e BOT e ritorna poi in uno stato di
.1 :.
I i":
riposo. Il byte di START è codificato con 80h, SOB con 04h ed EOT con
Olh.
Df<jrriizione delle specifiche

" L'ingresso prùnario della macchinà è un 1:iit senale, rappresentato da un
segnhle a livelli, bit, che costituisce il valore del bit trasmesso ed l,lU segnale ...... !.
impiliSivo di sincronizzazione, ,elI' che ne determina i valori significativi. ~
.\
Ingresso ausiliario è un segnale, RESEI', che pone il sistema nello stato ini-
ziale.
.. ' L'usCita è il carattere par.allelizzato su un byte, dato, ed un segnale di
'.:;:'j', ' :i.' ~
." o' . :
Si.ricronismo ad esso associato, p, che è inviato verso le apparecchiature che

devono ricevere il dato .
'r'I
. .La macchina ha essenzialmente le seg\lenti funzionalità:
~I!'
- nconoscimento dei byte significativi 8YNC, 80B, EOT;
' " ,
- - - -- -,- ,----_. I
_. : ..~
.. ' .':' " : -:
232 Reti logiche: complementi ed esercizi ," ,
In figura 7.5 è riportato il contatore CONT (circuito commerciale

74160) e i cltcuiti ausiliari per detennmaie il reset in funzione degli stati di
:. M (res=S/,S2) ed il calcolo di c secondo le (3).
cJ2r----;::::=======~O
52
;' Si
l,; L-~~==========~====~~~Sl
,I Fig. 7.5: Macchina CONTe circuiti ausiIillri
La macchina complessiva è mostrata in figura 7.6, ove sono assemblati i

circuiti di cui alle precedenti figure 7.4 e 7.5, la rete M ed un apposito appa~
rato per la "bufferizzazione" del dato proveniente da R da inoltrare verso
l'unità ricevente, cioè per la sua trasformazione in un dato di tipo tristate da
collegare su un bùs.'· .: :': '
La bufferizzazione è realizzata con il circuito commerciale 74134; tale
componente ha in ingresso, oltre al byte da bufferizzare, un segnale di abili-
tazione generale (abil) ed un segnale di cancàmento del singolo dato strobe
e mantiene neutra l'uscita sempre che è abil=O, caricando un nuovo dato con .
strobe=l e abil=l. L'apparato viene dunque abilitato all'atto del ricono-
scimento di SOH e'rimane abilitato' fmo 'al riconoscimento del segnale di
'. EOT, quindi nello stato 03 della rete M sempre che il carattere ricevu\o non
sia EOT: ..... . "
" :'
, ..
. ' , :; ..... ' ,:':" ,:,:::
. . : ..' .~ "': :. "':.: ' ..' . " . . "
:'"
L'uscita strobe delle (2) è quindi suddivisa in due componenti: una a livelli, ':
abil, e l'altra impulsiva, strobe, che si semplifica in; "'"
strolle=p
In tal modo il buffer acquisisce i dati, se in stato di abilitazione, al termine

della con,versione serie-parallelo grazie al segnale p proveniente da CONTo .
, La rete dispone di un segnale CLEAR che riposiziona M nello stato ini~ •
ziale e rende pari a zero gli elementi del registro a scorrimento R Si sott~li~
'.'
... ;: .... " .
.~;,;,,::~~j~.f.~i~:'i:i
: ~,,',
Capitolo sesto; Reti composte 233
nea che il CLEAR ponendo a zero gli elementi di R rende impossibile che in
fase iniziale si possa rivelare un segnale di SYNC per presenza di caratteri
dovug a precedenti conversioni nel registro R.
Nelle figure 7.6b, c e d sonò ripox:tati i diagrammi di tempificazione per
illustrare le differenti fasi del protocollo. La . generazione dei segnali ,è ,
ottenuta con dei monostabili per " rendere agevole la verifica del
comportamento del circuito.
1- ~
"
."
""....-
"' ~;
,
,
r- ~ ~
...
~
.,
~
}-I-
~~
, . ~ .
. -'.-
. ,.
,
"- 1640<
= ., ;j l''
~
CIl
":'8 ~
., - I., "" §l r
~
<XI
....
r+,
~ ,
;J
rl
4.J-
>:i',:.cv " r+- c',
.-
l'"
SJARi7 C\.GIR "
.~
r?,:--J
i~ Ir 1~ ~ , l'
- ~gp-
I
. ,
".... ' , .. :' r-'""""" " '
~ .~
' ,
.. ' .
'. '
'" ~
A
. '"
' •
,
I~ LOI<I .; I
-. ,
IlA
,
.
~
: ,.~ ,
--.l'''
.
,,.. ......~:.
:. ,
~ .
"::
i
i,
Fig. 7.6a: Circuito del riconoscitore :,1
"
I
"
'. , . ,'.
,·,; '::~:;!·; ~?;;~,:;~n:~::~ ;:'(~· .

':I
.' ." .
244 Retì logiche: complementi ed e'sere!;i
Progetto per decomposizione

Allo stesso risultato si può pervenire se si considera che la rete di con-
trollo complessiva effettui la discriminazione tra parte intera e frazionaria
mediante un proprio stato interno e non attraverso la variabile di ingresso ed
uscita (cl). Ne deriva il diagramma com.plessivo della rete di figura 9.3, nel
quale lo stato SI identifica le cifre della parte intera, mentre ~ quelle della
parte frazionaria. La transizione 8 1->S2 avviene per l'avvenuta ricezione del
carattere punto. Applicando la decomposizione funzionale si vede che la
macchina associata alla partizione delle colonne è realizzata mediante il flip-
flop D e quella sulle righe mediante il flip-flop A. L'equazioni di posiziona-
mento dei flip-flop e delle uscite coincidono con quelle di cui sopr~
A=O v
v I P, k, r
f
l, a, -- I i+
T. a, d I P+, k+, i+
1; a,dl P+, i+
Fig. 9.3: Grafo di stato complessivo della struttura di controllo dell'algoritmo di conversione
Descrizione del circuito (jig. 9.4)

In figura è riportato il circuito per la conversione di una stringa S di 15
caratteri (n;;:: 15). I segnali a livelli v ed a in ingresso alla rete sono stati simu-
lati mediante un smtch e il segnale f a livelli coincide con l'uscita div' (O-at-
tiva) di un contatore modulo 16. il segnale di abilitazione cp è stato si.ÌJiulato .
con un monostàbile per rendere più agevole l'analisi della tempific'azione.del
circuito.
Il dispositivo si può adoperare anche per la conversioni di stringhe di l
elementi con l <15; ma in tal caso il contatore, invece di essere .resettato in .
fase iniziale, va opportunamente precaricato con Un valore pari a (16-[-1) per
ottenere un contatore in modulo diminuito (cfr. V-IO.2). Nel caso di una.
stringa di lunghezza 16 è necessario convertire la variazione di l3.vello l~O
del segnale di div (segnale di ripple), che individua l'avvenuto conteggio di'··· ·'·,·;
16 impulsi, mediante un flip-flop operante a variazione di fronte (ad e?empio ..... .
T edge-triggered sul fronte di discesa) per ottenere un segnale di corheggio'G~:::::':~;
r(r~:::.:·,;:· :;:~;;.
.. '"
Capi/olo sesto: Reti composte 245
massimo f a livelli. Tale tecnica equivale ad aumentare il modulo del conta- il

: i
!
tore:
',;rLa macchina dispone di un segnale di reset (RES) che posiziona il flip-
flop A nello stato So (A=O). Dal diagramma temporale si nota che al termine
della conversione la macchina ritorna in So. riportando il contatore allo stato
di conteggio O. I segnali k+ e P+ sono a livelli per cui l'uscita è significativa
in presenza del clock, mente il segnale Q+ è attivo sulla variazione 0-71.
a
il
I, '
"
__' i,
,:',':'': :,.:',; ;! II
'< J
ti
l"
O
.?:
,I
,j
iI
!
!
li
,
Fig. 9.4a: Convertitore di caratteri
l,
.' .;~::;~: ,l
-_.'
. '.. :'
, "
~
Il
RES
~:;:'.
,------------------------
" " •• •• ";1
",
. ,.' ,
• w'A'
l'
A
D 'j
I
.f" , .; ,
a
v
~,~ .. ;. .
'
...... --, . .., .. ;.

il':, ,;:.:;. ,' ~'
Fig. 9 Ab: Convertitore di c;lI1ltten: tempificazione

Reti Logiche Complementi Ed Esercizi Calcolatori Elettronici Nicola

Caricato da

Informazioni sul documento

Copyright

Formati disponibili

Condividi questo documento

Condividi o incorpora il documento

Opzioni di condivisione

Hai trovato utile questo documento?

Questo contenuto è inappropriato?

Copyright:

Formati disponibili

Reti Logiche Complementi Ed Esercizi Calcolatori Elettronici Nicola

Caricato da

Copyright:

Formati disponibili

. ~ :- ..

8 Reri Logiche: complemen.ti ed eserci:i

Cap. V: Reti sequenziali sincrone

Cap. VI: Reti composte

24 Reti logiche: complementi ed esercizi

a "" c3 + c" • Co + c2 • Co + cI :- .. e =c2 • Co + CI • Co

26 Reti logiche: complementi ed esercizi

:l Tipo di circuito: rete combinatoria

.:... ,~... ..... ~ ~\.~

à.='-----, '.' •..... ,.

Fig, 7,1: Rete di parità: schema logico

Analisi del circuito

In sede di generazione: . . . ' ", -, ,

- per un controllo su 9 bit (1 byte + bit di parità), Y è la disparità sui 9 bit: se

11. Generatore di funzioni booleane

Progettare un addizionatorecompleto adoperando come componenti

II.1 Progetto Con multiplexer ' ..

coincide con l't:(jun:done di un multiplexer (cfr.§ 6). Questo si può dunque

ave i bit·spccil'i.cu~ione della funzione da. generare coincidono con la co-

Fig. 11.1: Full adderrealizzato con multiplexer

'" .- "~:: , ' : .. ~ .•..

36 Reti logiche: cOmplementi ed esercizi

Fig. 12.1: Collegamento fra addizionatori e anticipatore di. riporti

La rete può anche utilmente computare le variabili P e G che indicano

P=Po +Pj +P2 +P3

Ilo = Go - (po +ro)::= Go ' p;; +Go,ro

P=Po,Pj,PZ 'P3 "'Po +P1 +P2 +P3

Fig. 12.2 Anticipatore di riponi

Nelle reti sequenziali sincrone, alee di regime possono ptesen~si co~

Tipo di circuito: rete combinatoria

Descrizione del circuito (fig. 2.1), "

bile con se stessa: "

sfasato di 90" rispetto al primo. '' " , l,

Fig. Z.la:. Circuito dimostrativo di m'alea multipla

42 Reti logiche: complementi ed esercizi

Fig. 2.1b: Aleamultlpla: tempificazione

... . "' .......

Tipo di circuito: rete combinatoria

Descrizione del circuito (jig. 3.2)

rappresentata dalla mappa di Karnaughdi fig. 3.1:·

44 Reti logiche: complementi ed esercizi

Descrizione del circuito (jig. 4.1 )

z= y-t::;: (a·b + i.c).(a + bi

Capitolo secondo: Atee 45

Tipo di circuito: rete combinatoria

Mostrare l'effetto' di due impulsi concomitanti che agiscano su una porta

Entrambe dovrebbero essere identicamente uguali a c, come effettivamentè ....... :....... ;

rano x', y'. Le funzioni sOno uguali ad x e y ma si è simulato un ritardo di l,ln

46 Reti logiche; complemell1i ed esercizi

Fig. 5.1 a: Impuls i concomitanti

Fig. 5.1 b: Impulsi concomitanti: tempificazione

:t Tipo di circuito: rete sequenziale asincrona

Capitole secondb: Atee 47

........... " _.... "

Note 'sulla tempificazion.e

stato T Tn 1'1 y'z stato Jabella note .. I

. torna indietro nella tabella

come se stesse in 3 stabile ,"

3 l O l O 2 ,riga 3, col 2 assume la variaxione di T

Fig, 6.1 a.: Alea .essenziale

Fig. 6.1 b: Alea eSsenziale: tempifiC3ZÌone '.

I flip-flop, organi elementari di l)lemoria, sono i componenti. fondamen-

- stato di reset, che pone il flip-flop in reset,

che vengono codificati attraverso due o più variabili binarie.