Docsity Architetture e Reti Di Calcolatori Unimercatorum l8

Architetture e reti di
calcolatori Unimercatorum L8
Architettura Dei Calcolatori
Università telematica Universitas Mercatorum
312 pag.
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1 La Macchina di Turing e la Macchina di Von Neuman sono:
Computazione algoritmica !
a Computer che non vengono più venduti
b Modelli di computer che risolvono specifici problemi matematici
c Computer di marca diversa
d Modelli teorici di computazione algoritmica
2 I problemi che possono essere risolti con un algoritmo sono:
Risultati teorici fondamentali !
a Tutti i problemi
b Solo i problemi con meno di un miliardo di dati
c Solo i problemi con soluzione numerica
d Un sottoinsieme di tutti i problemi
3 Rispetto alla Macchina di Turing la Macchina di Von Neuman risolve:
Risultati teorici fondamentali !
a Un numero di problemi minore
b Gli stessi problemi
c Un numero di problemi maggiore
d Solo i problemi con soluzione numerica
4 In ogni transizioni di stato della Macchina di Turing lo stato successivo dipende:
a Dalla lunghezza della sequenza scritta sul nastro
b Dallo stato attuale e dal simbolo letto sul nasto
c Dal primo stato assunto dalla macchina
d Dal numero totale degli stati
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5 Il Sistema Operativo è un programma che:
Software !
a Traduce un programma scritto in un Linguaggio ad Alto Livello in un programma in

Linguaggio Macchina
b Esegue le operazioni aritmetiche e logiche
c Gestisce le risorse Hardware del computer assegnandole ai programmi da eseguire e

l'interazione con l'utente
d Valuta le prestazioni dell'Unità Aritmetico-Logica
6 Le componenti Hardware del computer comunicano tra loro utilizzando:
Hardware !
a La Memoria
b Canali di comunicazione detti bus
c Il Clock in fissati intervalli di tempo
d Il Compilatore
7 La valutazione delle prestazioni di un computer misura:
Software !
a I costi del Software
b I costi dell'Hardware
c La correttezza della soluzione fornita da un programma
d L'efficienza della esecuzione di un programma su un computer
8 Un algoritmo è:
a Una lista anche infinita di azioni comprensibili ed eseguibili da una macchina
b Una lista finita di azioni comprensibili ed eseguibili da una macchina
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c Un insieme di azioni comprensibili ed eseguibili da una macchina
d Una lista di azioni senza particolari vincoli
9 I progressi della tecnologia hanno:
Idee e Tecnologia !
a Migliorato le prestazioni ed aumentatol'insieme dei problemi algoritmicamente risolubili
b Ridotto i costi ed aumentato l'insieme dei problemi algoritmicamente risolubili
c Cambiato i risultati teorici relativi alla computazione algoritmica
d Migliorato le prestazioni del computer ma non hanno cambiato l'insieme dei problemi
algoritmicamente risolubili
10 Nella Macchina di Turing gli stati, le trasizioni di stato, i simboli dell'alfabeto, i caratteri
della sequenza scritta sul nastro sono:
a Insiemi infiniti nel caso di algoritmi risolutivi di problemi complessi
b Insiemi sia finiti che infiniti
c Insiemi comunque grandi, ma sempre finiti
d Sempre insiemi infiniti
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… Una Architettura RISC è caratterizzata da:
Linguaggio Macchina !
a Istruzioni in Linguaggio Macchina più semplici ed un Hardware meno complesso
b Istruzioni in Linguaggio Macchina che si possono eseguire su un qualunque computer
c Istruzioni in Linguaggio Macchina più numerose ed un Hardware più complesso
d Istruzioni in Linguaggio Macchina più lente ed un Hardware più complesso
2 Una istruzione in Linguaggio Macchina del MIPS è rappresentata da:
a Una sequenza di 32 simboli dell'alfabero inglese
b Una sequenza di almeno 32 cifre binarie
c Una sequenza di 32 cifre binarie
d Una sequenza di cifre binarie di lunghezza variabile
3 L'Assembler è:
Linguaggio Assembly !
a Un programma che traduce un programma scritto in Assembly in un programma scritto

in Linguaggio Macchina
b Un linguaggio di programmazione
c Un programma che traduce un programma scritto in un Linguaggio ad Alto Livello in un

programma scritto in Linguaggio Macchina
d Un programma che traduce un programma scritto in Linguaggio Macchina in un

programma scritto in Assembly
4 Per accedere al contenuto di un particolare registro è necessario conoscere:
I Registri !
a La lunghezza di tale registro
b Il tipo di dato scritto in tale registro
c L'indirizzo scritto in tale registro
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d L'indirizzo di tale registro
5 Nel Linguaggio Assembly del MIPS il simbolo $ seguito da caratteri alfanumerici

rappresenta:
I Registri del Processore MIPS !
a Il contenuto di un registro del processore
b Il valore dell'operando di una istruzione
c L'indirizzo di un registro del processore
d La sequenza di 32 bit che fornisce l'operando di una istruzione
6 In un registro del Processore MIPS si può memorizzare:
a Una sequenza di più di 32 cifre binarie
b Una sequenzadi 32 simboli dell'alfabero inglese
c Una sequenza di cifre binarie di lunghezza variabile
d Una sequenza di 32 cifre binarie
7 Un programma scritto in un Linguaggio ad Alto Livello ed uno scritto in Assembly

possono essere eseguiti:
Linguaggio ad Alto Livello !
a Il primo solo su un computer con l'Architettura corrispondente al Linguaggio ad Alto

Livello il secondo su un qualunque computer
b Entrambi solo su un computer con Architettura corrispondente all'Assembly
c Il primo su un qualunque computer il secondo solo su un computer con Architettura

corrispondente all'Assembly
d Entrambi su un qualunque computer
8 Una istruzione Assembly corrisponde sempre a:
Linguaggio Assembly !
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a Più istruzioni in Linguaggio Macchina
b Una sola istruzione in Linguaggio Macchina
c Una sola istruzione in Linguaggio ad Alto Livello
d Più istruzioni in Linguaggio ad Alto Livello
9 I registri del Processore MIPS con indirizzi da $t0 a $t9 e da $s0 a $s7 sono utilizzati
per:
a Memorizzare sequenze di 32 bit che rappresentano gli indirizzi degli operandi delle
istruzioni
b Gestire la chiamata di procedura
c Gestire le funzioni svolte dal Software di Sistema
d Memorizzare sequenze di 32 bit che rappresentano il valore degli operandi delle

istruzioni
10 Gli indirizzi dei registri del Processore MIPS sono:
a Sequenze binarie contenute nei registri del processore
b I 32 numeri numeri da 1 a 32
c I 32 numeri da 0 a 31
d Sequenze binarie fornite da dispositivi esterni
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Test di autovalutazione
1 La Sintassi di un Linguaggio Formale stabilisce:
Introduzione alla sintassi dell'Assembly MIPS !
a Il significato dell'istruzione
b Le regole per rappresentare i numeri con segno
c Le regole per scrivere ogni istruzione del Linguaggio Formale in modo corretto
d Le regole per eseguire l'istruzione
2 La traduzione dal Linguaggio C in Assembly MIPS dell'istruzione max=200; con

l'associazione max--> $s5 è:
ADDIZIONE: istruzione addi !
a Addi $s5, $s5, 200
b Add $s5, $zero, 200
c Sub $s5, $zero, 200
d Addi $s5, $zero, 200
3 La traduzione dal Linguaggio C in Assembly MIPS dell'istruzione a=a*2; con

l'associazione a--> $s0 è:
ADDIZIONE: istruzione add !
a Addi $s0, $s0, 2
b Add $s0, $s0, $s0
c Addi $s0, $s0, $s0
d Add $s0, $s0, 2
4 La traduzione dal Linguaggio C in Assembly MIPS dell'istruzione h=b+c; con

l'associazione b-->$s5 c-->$s2 h--> $t0 è:
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a Add $s5, $s2, $t0
b Add $t0, $s5, $s2
c Add $s2, $s5, $t0
d Add $t0, $s5, $s0
5 Il registro destinazione nell'istruzione add $s2, $t0, $t1 è:
a $s2
b $t1
c $t0
d $t2
6 Il Codice Operativo di una istruzione aritmetica dell'Assembly stabilisce:
a Solo l'operazione aritmetica da eseguire
b L'operazione aritmetica da eseguire e come reperire gli operandi
c Solo gli operandi dell'operazione aritmetica da eseguire
d Solo dove scrivere il risultato dell'operazione dopo l'esecuzione
7 Nell'istruzione addi dell'Assembly MIPS l'operando costante è contenuto:
a Nel registro destinazione
b Nel registro del primo operando
c Nell'istruzione
d Nel registro del secondo operando
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8 La traduzione dal Linguaggio C in Assembly MIPS dell'istruzione n=0; con

l'associazione n--> $s3 è:
a Addi $s3, $zero, $zero
b Addi $zero, $s3, 0
c Add $zero, $s3, 0
d Addi $s3, $zero, 0
9 La traduzione dal Linguaggio C in Assembly MIPS dell'istruzione val=i-k; con

l'associazione val--> $s1 i--> $s3 k--> $s2 è:
SOTTRAZIONE: istruzione sub !
a Sub $s1, $s2, $s3
b Sub $s2, $s3, $s1
c Sub $s3, $s2, $s1
d Sub $s1, $s3, $s2
10 La traduzione dal Linguaggio C in Assembly MIPS dell'istruzione m=m+k; con

l'associazione k--> $s3 m--> $s0 è:
a Add $s3, $s0, $s0
b Add $s0, $s0, $s0
c Addi $s3, $s0, 2
d Add $s0, $s0, $s3
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1 Il numero di sequenze binarie diverse di lunghezza K è:
Rappresentazione in base 2 !
a Il numero 2K-1
b Il numero 2K-1-1
c Il numero 2K-1
d Il numero 2K
2 In Notazione posizionale pesata il massimo valore rappresentabile con una sequenza

binaria di lunghezza M è:
a Non limitato
b Il valore 2M
c Il valore 2M-1
d Il valore 2M-1
3 La scelta dell'alfabeto binario consente di:
Sequenze binarie !
a Minimizzare l'errore dovuto ad oscillazioni del valore dei segnali elettrici
b Minimizzare le connessioni tra le componenti interne del computer
c Effettuare calcoli più semplici
d Aumentare il numero di valori che si possono memorizzare nei registri
4 In Notazione posizionale pesata la cifra più significativa di una sequenza è:
Notazione posizionale pesata: regole di rappresentazione !
a La cifra più frequente all'interno della sequenza
b La cifra che occupa la posizione più a sinistra
c La cifra associata al peso di valore minore
d La cifra che occupa la posizione più a destra
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5 In Notazione posizionale pesata una sequenza binaria con cifra meno significativa
uguale a 0 rappresenta:
a Un numero pari
b Un numero divisibile per 5
c Un numero dispari
d Un numero multiplo di 4
6 In Notazione posizionale pesata la cifra più significativa di una sequenza di lunghezza K

è associata al peso:
Notazione posizionale pesata: regole di rappresentazione !
a Dato dal valore 2K
b Dato dal valore 20
c Dato dal valore 2K-1
d Dato dal valore 2K-1
7 In Notazione posizionale pesata il massimo valore che si può rappresentare nel

contenuto di un registro del processore è:
Contenuto ed indirizzi dei registri nell’Architettura MIPS !
a Il valore 232
b Il valore 32
c Il valore 232-1
d Il valore 232-1
8 Per specificare l'indirizzo di un registro del processore MIPS occorre:
a Una sequenza di 32 bit
b Una sequenza di 16 bit
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c Una sequenza di 8 bit
d Una sequenza di 5 bit
9 Il risultato di un calcolo determina un overflow quando:
a Il calcolo è troppo complesso
b La cifra più significativa della sequenza che rappresenta il risultato ha il valore 1
c Per rappresentare il risultato è necessario un numero di bit maggiore della lunghezza

dei registri del processore
d Il risultato è uguale a 0
10 In Notazione posizionale pesata la sequenza binaria 11011 rappresenta il valore:
Metodi di conversione di base !
a Del numero 19 in base 10
b Del numero 54 in base 10
c Del numero 27 in base 10
d Del numero 25 in base 10
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1 In Notazione posizionale pesata, l'addizione di due interi positivi si effettua:
Addizione di interi positivi !
a Ponendo a 0 il riporto sulla cifra meno significativa e sommando in sequenza su ogni

posizione i bit degli operandi e del riporto a partire da sinistra
b Ponendo a 0 il riporto sulla cifra meno significativa e sommando in sequenza su ogni

posizione i bit degli operandi e del riporto a partire da destra
c Sommando in sequenza su ogni posizione i bit degli operandi e del riporto a partire da
sinistra
d Ponendo a 1 il riporto sulla cifra meno significativa e sommando in sequenza su ogni

posizione i bit degli operandi e del riporto a partire da destra
2 Nella notazione in modulo e segno, il segno del risultato dell'addizione è:
Notazione in modulo e segno !
a Sempre positivo
b Quello del primo numero
c Quello del numero con modulo maggiore
d Quello del numero con modulo minore
3 Nella Notazione in complemento a 2, il peso del bit più a sinistra in una sequenza di
lunghezza K è:
Notazione in complemento a 2: regole di rappresentazione !
a Il valore -2K -1
b Il valore -2K-1
c Il valore -2K
d Il valore +2K -1
4 Nella Notazione in complemento a 2, il segno del numero è determinato da:
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a Il bit più a destra con il relativo peso negativo
b Il bit più a sinistra con il relativo peso negativo
c Il bit della cifra meno significativa con il relativo peso negativo
d Il bit più a sinistra non associato ad un peso
5 Nella Notazione in complemento a 2, la somma di due interi con segni opposti viene
eseguita:
Addizione di interi in complemento a 2 !
a Sottraendo il numero di modulo minore dal numero di modulo maggiore
b Addizionando al primo l'opposto del secondo
c Sottraendo dal primo l'opposto del secondo
d Addizionando i due numeri
6 Nella Notazione in complemento a 2, il massimo numero rappresentabile con sequenze

di lunghezza M è:
Intervallo dei valori rappresentabili in complemento a 2 !
a Il valore 2M
b Il valore 2M -1 -1
c Il valore 2M -1
d Il valore 2M -1
7 Nella Notazione in complemento a 2, il minimo numero rappresentabile con sequenze di

lunghezza M è:
Intervallo dei valori rappresentabili in complemento a 2 !
a Il valore -2M -1
b Il valore -2M
c Il valore -2M -1
d Il valore -2M -1 -1
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8 Nella Notazione in complemento a 2, la sequenza binaria 0101 rappresenta:
a Il valore +5
b Il valore +3
c Il valore -5
d Il valore -3
a Il valore +7
b Il valore -5
c Il valore -7
d Il valore +5
a Il valore +15
b Il valore -1
c Il valore -7
d Il valore +7
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1 In Notazione in complemento a 2, la rappresentazione dell'opposto del valore

rappresentato da una sequenza di N bit si ottiene:
Regola per la rappresentazione dell’opposto di un numero !
a Complementando la sequenza bit a bit ed aggiungendo il valore -2N
b Complementando la sequenza bit a bit ed aggiungendo il valore 1
c Cambiando il bit più significativo da 0 in 1 e da 1 in 0
d Aggiungendo il valore 1 alla sequenza
2 In Notazione in complemento a 2, la sottrazione di due operandi si esegue:
Sottrazione come somma con l’opposto !
a Addizionando al primo operando il secondo complementato bit a bit
b Sottraendo dal primo operando il secondo
c Addizionando al primo operando il secondo complementato bit a bit e sommato con il

valore 1
d Sottraendo l'operando con modulo minore da quello con modulo maggiore
3 La dichiarazione di tipo intero per una variabile in un Linguaggio ad Alto Livello indica al
Compilatore che:
Sottrazione come somma con l’opposto !
a Per la variabile si deve utilizzare la Notazione posizionale pesata
b Per la variabile si deve utilizzare la Notazione con segno separato dal modulo
c Per la variabile si deve utilizzare la Notazione in complemento a 2
d La variabile ha segno positivo
4 L'overflow può verificarsi:
Regola per riconoscere l’overflow !
a Addizionando numeri con lo stesso segno
b Addizionando numeri con segni diversi
c Mai con numeri negativi
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d Mai addizionando numeri con lo stesso segno
5 In Notazione in complemento a 2, l'overflow viene segnalato quando gli ultimi due

riporti cN e cN-1:
a Sono uguali
b Hanno entrambi valore 0
c Sono diversi
d Hanno entrambi valore 1
6 In Notazione in complemento a 2, l'estensione del segno:
Regola per l’estensione del segno !
a Trasforma un numero positivo in negativo e viceversa
b Aumenta la lunghezza di una sequenza aggiungendo cifre uguali a 0 a sinistra della

cifra più significativa
c Aumenta la lunghezza di una sequenza aggiungendo cifre uguali a 1 a sinistra della

cifra più significativa
d Aumenta la lunghezza di una sequenza senza modificarne il valore rappresentato
7 L'estensione del segno di una sequenza con bit più significativo uguale a 1 si effettua:
Regola per l’estensione del segno !
a Ponendo a sinistra di tale bit tutte cifre uguali a 1
b Cambiando in 0 il valore di tale bit
c Ponendo a sinistra di tale bit tutte cifre uguali a 0
d Complementando la sequenza bit a bit ed aggiungendo 1
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8 Eseguendo un'addizione in Notazione in complemento a 2, se cN ha valore 0 e cN-1 ha

valore 1:
a Il risultato è corretto
b Il risultato è sbagliato
c Il risultato ha solo il segno corretto
d Il risultato ha solo il modulo corretto
9 Eseguendo un'addizione in Notazione in complemento a 2, se cN ha valore 1 e cN-1 ha

valore 1:
a Il risultato è sbagliato
b Il risultato ha solo il segno corretto
c Il risultato ha solo il modulo corretto
d Il risultato è corretto
10 Eseguendo un'addizione in Notazione in complemento a 2, i riporti cN e cN-1 che

segnalano l'Overflow nell'Architettura MIPS sono:
a I riporti con indici c2 e c1
b I riporti con indici c31 e c30
c I riporti con indici c33 e c32
d I riporti con indici c32 e c31
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1 Il Formato di una istruzione in Linguaggio Macchina è definito da:
Formati e ModalitÃ di Indirizzamento !
a Una regola per il calcolo degli indirizzi degli operandi dell'istruzione
b Una suddivisione fisica della sequenza binaria che rappresenta l'istruzione in

sottosequenze di lunghezza e posizione fissata
c Una suddivisione concettuale della sequenza binaria che rappresenta l'istruzione in

sottosequenze di lunghezza e posizione fissata
d Una regola che stabilisce la Notazione degli operandi dell'istruzione
2 La Modalità di Indirizzamento di una istruzione in Linguaggio Macchina stabilisce:
a La regola per suddividere in campi la sequenza binaria che rappresenta l'istruzione
b La regola per determinare gli indirizzi degli operandi utilizzando il contenuto dei campi
stabiliti dal Formato
c La Notazione da utilizzare per la rappresentazione degli operandi dell'istruzione
d La modalità di accesso in Memoria in lettura o in scrittura
3 Nel Linguaggio Macchina MIPS, i campi del Formato di Tipo R sono:
Il Formato di Tipo R !
a Sottosequenze della sequenza binaria che rappresenta l'istruzione di lunghezze 8, 6,

6, 6, 6, 6
b Sottosequenze della sequenza binaria che rappresenta l'istruzione di lunghezze 6, 5,

5, 16
c Sottosequenze della sequenza binaria che rappresenta l'istruzione di lunghezze 5, 5,

5, 5, 6, 6
d Sottosequenze della sequenza binaria che rappresenta l'istruzione di lunghezze 6, 5,

5, 5, 5, 6
4 Nel Linguaggio Macchina MIPS, il campo Codice Operativo di una istruzione stabilisce:
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a La Notazione da adottare per gli operandi
b L'indirizzo dove memorizzare il risultato dell'esecuzione dell'istruzione
c L'operazione da eseguire ed il Formato dell'istruzione
d Se l'istruzione è una addizione oppure una sottrazione
5 Nel Linguaggio Macchina MIPS, il campo funct è:
Il Formato di Tipo R !
a Un campo di 5 bit del Formato di Tipo R che indica l'indirizzo del registro che contiene
il primo operando
b Un campo di 6 bit del Formato di Tipo R che indica l'operazione Aritmetico-Logica da

eseguire
c Un campo di 6 bit del Formato di Tipo R che indica la modalità di indirizzamento

dell'istruzione
d Un campo di 5 bit del Formato di Tipo R che indica l'indirizzo del risultato della
funzione eseguita dall'istruzione
6 Nel Linguaggio Macchina MIPS, con l'Indirizzamento tramite registro gli indirizzi degli
operandi sono contenuti:
LâIndirizzamento tramite registro !
a Nei campi rt e shamt del Formato di Tipo R
b Nei campi rd e funct del Formato di Tipo R
c Nei campi rs e rt del Formato di Tipo I
d Nei campi rs e rt del Formato di Tipo R
7 Le lunghezze dei campi dell'istruzione in Linguaggio Macchina MIPS che traduce

l'istruzione Assembly add $t0, $s0, $s1 sono:
Formato di Tipo R per add e sub !
a I valori 6, 5, 5, 16
b I valori 6, 5, 5, 5, 5, 6
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c I valori 7, 5, 5, 5, 5, 5
d I valori 5, 5, 5, 5, 6, 6
8 Le istruzioni del Linguaggio Macchina MIPS con Codice operativo 0 hanno:
a Il Formato di Tipo I
b Il Formato di Tipo S
c Il Formato di Tipo R
d Il Formato di Tipo J
9 La suddivisione in campi dell'istruzione in Linguaggio Macchina MIPS

00000010000100010100000000100000 in base al suo Formato è data:
a Dalle sottosequenze 0000001, 000010001, 010000000, 0100000
b Dalle sottosequenze 0000001, 00001, 00010, 10000, 00001, 00000
c Dalle sottosequenze 000000, 10000, 10001, 01000, 00000, 100000
d Dalle sottosequenze 000000, 10000, 10001, 0100000000100000
10 Nell'istruzione in Linguaggio Macchina MIPS con valori dei campi del Formato dati da
000000, 01000, 01001, 10000, 00000, 100010 l'indirizzo del registro che contiene il risultato è:
a Il campo 01000
b Il campo 01001
c Il campo 100010
d Il campo 10000
3 di 3 06/12/21, 20:17
1 L'operatore AND ha valore 1 quando:
Operatori Logici AND, OR e di Shift !
a Un solo operando ha valore 1
b Sempre
c Gli operandi hanno entrambi valore 1
d Almeno un operando ha valore 1
2 L'operatore OR ha valore 0 quando:
a Gli operandi hanno entrambi valore 0
b Mai
c Un solo operando ha valore 0
d Almeno un operando ha valore 0
3 Per le istruzioni Aritmetico-Logiche del Linguaggio Macchina MIPS il campo Codice

Operativo contiene:
Formato Tipo R e Indirizzamento per le istruzioni logiche e di shift !
a La sequenza di 5 bit 00000
b La sequenza di 6 bit 100000
c La sequenza di 6 bit 000000
d La sequenza di 5 bit 00001
4 Il Formato dell'istruzione in Linguaggio Macchina MIPS

00000010000100010100000000100101 è:
a Di Tipo I
b Di Tipo K
c Di Tipo J
1 di 3 06/12/21, 20:20
d Di Tipo R
5 Nel Linguaggio Macchina MIPS, il campo shamt del Formato di Tipo R contiene:
a L'indicazione di shift a sinistra o shift a destra
b L'indirizzo del registro dell'operando
c Il codice della funzione shift
d Il numero di posizioni da scorrere nelle istruzioni di shift, altrimenti 0
6 Nell'istruzione in Linguaggio Macchina MIPS con campi del Formato dati da 000000,
01000, 01001, 11110, 00000, 100101 gli indirizzi degli operandi sono:
a I valori binari 000000, 01000
b I valori binari 01001, 11110
c I valori binari 01000, 01001
d I valori binari 10000, 100101
7 Nel Linguaggio Macchina MIPS, la Modalità di Indirizzamento delle istruzioni and ed or

è:
a Immediato per entrambe
b Tramite registro per entrambe
c Di Tipo R per entrambe
d Di Tipo I per entrambe
8 La traduzione in Assembly MIPS dell'OR bit a bit con operandi nei registri $s1 e $s2 e
risultato nel registro $t0 è:
Assembly MIPS: le istruzioni AND, OR, SLL, SRL !
a L'istruzione or $s1, $s2, $t0
2 di 3 06/12/21, 20:20
b L'istruzione or t0, s1, s2
c L'istruzione or $t0, $s1, $s2
d L'istruzione or $s1, $t0, $s2
9 La traduzione in Assembly MIPS dello Shift a sinistra di 4 posizioni con registro

operando $s3 e registro destinazione $t0 è:
a L'istruzione sll $s3, $t0, 4
b L'istruzione shift $t0 , $s3, 4
c L'istruzione sll $t0, $s3, 4
d L'istruzione shift $s3, $t0, 4
10 La traduzione in Assembly MIPS dell'AND bit a bit con operandi nei registri $s1 e $s2 e
risultato nel registro $s5 è:
a L'istruzione and $s1, $s5, $s2
b L'istruzione and $s1, $s2, $s5
c L'istruzione and $s2, $s5, $s1
d L'istruzione and $s5, $s1, $s2
3 di 3 06/12/21, 20:20
1 Nel Linguaggio Macchina MIPS, i campi del Formato di Tipo I contengono:
Il Formato di tipo I e le relative modalità di indirizzamento !
a Sequenze di lunghezza 6, 5, 5, 5, 5, 6
b Sequenze di lunghezza 6, 5, 5, 16
c Sequenze di lunghezza 6, 16, 5, 5
d Sequenze di lunghezza 6, 26
2 Nel Linguaggio Macchina MIPS, la suddivisione in campi dell'istruzione

00100001000010011000000000100101 con Formato di Tipo I è data:
a Dalle sequenze 0010000100001001, 10000, 00000, 100101
b Dalle sequenze 001000, 01000, 01001, 10000, 00000, 100101
c Dalle sequenze 001000, 01000, 010011000000000, 100101
d Dalle sequenze 001000, 01000, 01001, 1000000000100101
3 Nel Linguaggio Macchina MIPS, il Formato e la Modalità di Indirizzamento

dell'istruzione addi sono:
Formato di Tipo I e Indirizzamento immediato per l'istruzione addi !
a Formato di Tipo R con Indirizzamento immediato
b Formato di Tipo I con Indirizzamento immediato
c Formato di Tipo I con Indirizzamento tramite registro
d Formato di Tipo I sia con Indirizzamento tramite registro sia con Indirizzamento
immediato
4 La traduzione in Assembly MIPS dell'assegnamento val = b - 300 con l'associazione tra

variabi e indirizzi di registri b-->$s1 e val-->$t0 è:
a L'istruzione sub $t0, $s1, 300
b L'istruzione addi $t0, $s1, -300
1 di 3 06/12/21, 20:22
c L'istruzione addi $s1, $t0, -300
d L'istruzione sub $s1, $t0, 300
5 Nel Formato di Tipo I, i valori del campo immediato sono compresi tra:
a Il minimo -216 ed il massimo 216
b Il minimo -215 ed il massimo 215
c Il minimo 0 ed il massimo 216-1
d Il minimo -215 ed il massimo 215-1
6 L'operando immediato dell'istruzione Assembly MIPS addi $t0, $s1, 30 è rappresentato

in Linguaggio Macchina mediante:
a Una sequenza di 16 bit in Notazione posizionale pesata
b Una sequenza di 16 bit in Notazione modulo e segno
c Una sequenza di 16 bit in Notazione in complemento a 2
d Una sequenza di 16 bit in Notazione posizionale pesata senza segno
7 Prima della esecuzione di una istruzione con Formato di Tipo I il valore del campo
immediato viene:
a Inviato all'ALU aggiungendo 16 bit uguali a 0 a sinistra della sequenza contenuta nel
campo
b Inviato all'ALU aggiungendo 16 bit uguali a 0 a destra della sequenza contenuta nel
campo
c Inviato all'ALU aggiungendo 16 bit mediante estensione del segno alla sequenza
contenuta nel campo
d Copiato in un registro di 32 bit
2 di 3 06/12/21, 20:22
8 La Modalità di Indirizzamento immediato è utilizzata con:
L'Indirizzamento immediato !
a Il formato di Tipo R e il Formato di Tipo I
b Solo il Formato di Tipo I
c Solo il Formato di Tipo R
d Il formato di Tipo J
9 Nel Linguaggio Macchina MIPS, la Modalità di Indirizzamento immediato fornisce due

operandi mediante due campi del Formato di Tipo I che contengono:
L'Indirizzamento immediato !
a Gli indirizzi dei registri che contengono i due operandi
b Due numeri interi in Notazione in complemento a 2 che costituiscono i due operandi
c I valori Codice Operativo e funzione
d Un numero intero in Notazione in complemento a 2 che costituisce un operando e

l'indirizzo di un registro che contiene l'altro operando
10 L'esecuzione dell'istruzione Assembly MIPS addi $s7, $t0, -35 ha l'effetto di:
a Addizionare -35 al contenuto del registro di indirizzo $s7 e scrivere il risultato come
contenuto del registro di indirizzo $t0
b Addizionare i contenuti dei registri di indirizzi $s7 e $t0 a -35 e scrivere il risultato come
contenuto del registro di indirizzo $s7
c Addizionare -35 al contenuto del registro di indirizzo $t0 e scrivere il risultato come
contenuto del registro di indirizzo $s7
d Copiare -35 nel registro di indirizzo $t0 e addizionare al contenuto del registro di
indirizzo $s7
3 di 3 06/12/21, 20:22
1 Gli indirizzi della Memoria principale MIPS sono dati da:
La Memoria principale dell’Architettura MIPS !
a Sequenze di 32 bit
b Sequenze di 5 bit
c Sequenze di 8 bit
d Sequenze di 64 bit
2 Le dimensioni di 1 Kappa, 1 Mega, 1 Giga corrisponsono:
a Ai valori 1 Kappa = circa un Milione, 1 Mega= circa un Miliardo, 1 Giga = circa Mille
Miliardi
b Ai valori 1 Kappa = circa Cento, 1 Mega= circa Mille, 1 Giga = circa un Milione
c Ai valori 1 Kappa = circa Mille, 1 Mega= circa un Milione, 1 Giga = circa un Miliardo
d Ai valori 1 Kappa = circa Mille, 1 Mega= circa 10 Milioni, 1 Giga = circa 10 Miliardi
3 Il numero di locazioni della Memoria principale MIPS è dato dal:
a Valore 25
b Valore 232-1
c Valore 232
d Valore 231-1
4 Il contenuto di una locazioni della Memoria principale MIPS è dato da:
a Una sequenza di 64 bit
b Una sequenza di 32 bit
c Una sequenza di 5 bit
1 di 4 06/12/21, 20:25
d Una sequenza di 8 bit
5 In Assembly MIPS, l'operazione di leggere la parola che inizia all'indirizzo di Memoria

calcolato tramite il registro Base di indirizzo $t1 e l'Offset 9 e scriverla nel registro di indirizzo
$s2 è eseguita dalla:
Istruzione Assembly MIPS Load Word !
a Istruzione sw $t1, 9 ($s2)
b Istruzione lw $t1, 9 ($s2)
c Istruzione sw $s2, 9 ($t1)
d Istruzione lw $s2, 9 ($t1)
6 L'istruzone Assembly MIPS lw $t5, 4($s0):
Istruzione Assembly MIPS Load Word !
a Legge la parola di Memoria che inizia dall'indirizzo dato dalla somma del contenuto del
registro Base di indirizzo $t5 più l'Offset 4, e la scrive come contenuto del registro di
indirizzo $s0
b Legge la parola di Memoria che inizia dall'indirizzo dato dalla somma del contenuto del
registro Base di indirizzo $s0 più l'Offset 4, e la scrive come contenuto del registro di
indirizzo $t5
c Scrive il contenuto del registro di indirizzo $t5 nella parola di Memoria che inizia
dall'indirizzo dato dalla somma del contenuto del registro base di indirizzo $s0 più
l'Offset 4
d Scrive il contenuto del registro di indirizzo $s0 nella parola di Memoria che inizia
dall'indirizzo dato dalla somma del contenuto del registro base di indirizzo $t5 più
l'Offset 4
7 In Assembly MIPS, l'operazione di scrittura del contenuto del registro di indirizzo $s3
nella parola che inizia all'indirizzo di Memoria calcolato tramite il registro Base di indirizzo $t0
e l'Offset 8 è eseguita dalla:
Istruzione Assembly MIPS Store Word !
a Istruzione lw $s3, 8 ($t0)
b Istruzione sw $t0, 8 ($s3)
2 di 4 06/12/21, 20:25
c Istruzione sw $s3, 8 ($t0)
d Istruzione lw $t0, 8 ($s3)
8 L'istruzone Assembly MIPS sw $t1, 4($s5) :
Istruzione Assembly MIPS Store Word !
a Legge la parola di Memoria che inizia dall'indirizzo dato dal contenuto del registro Base
di indirizzo $s5 più l'Offset 4 e la scrive come contenuto del registro di indirizzo $t1
b Scrive il contenuto del registro di indirizzo $s5 nella parola di Memoria che inizia
dall'indirizzo dato dal contenuto del registro Base di indirizzo $t1 più l'Offset 4
c Scrive il contenuto del registro di indirizzo $t1 nella parola di Memoria che inizia
dall'indirizzo dato dal contenuto del registro Base di indirizzo $s5 più l'Offset 4
d Legge la parola di Memoria che inizia dall'indirizzo dato dal contenuto del registro Base
di indirizzo $t1 più l'Offset 4 e la scrive come contenuto del registro di indirizzo $s5
9 Per l'istruzione load word la modalità di indirizzamento tramite Base e Offset calcola:
Indirizzamento tramite Base e Offset per lw !
a L'indirizzo di una parola di Memoria da cui leggere un dato
b L'indirizzo di un registro del processore da cui leggere un dato
c L'indirizzo di una locazione di Memoria in cui scrivere un dato
d L'indirizzo di un registro del processore in cui scrivere un dato
10 Per l'istruzione store word la modalità di indirizzamento tramite Base e Offset

calcola:
Indirizzamento tramite Base e Offset per sw !
a L'indirizzo di un registro del processore in cui scrivere un dato
b L'indirizzo di un registro del processore da cui leggere un dato
c L'indirizzo di una locazione di Memoria da cui leggere un dato
d L'indirizzo di una parola di Memoria in cui scrivere un dato
3 di 4 06/12/21, 20:25
4 di 4 06/12/21, 20:25
1 La traduzione in Assembly MIPS dell'assegnamento val = A[3], associando a val il

registro di indirizzo $t0, ed assumendo che l'indirizzo del registro Base dell'Array di numeri
interi è $s1, è data da:
Gestione del Tipo di dato Array !
a L'istruzione sw $s1, 12 ($t0)
b L'istruzione sw $t0, 12 ($s1)
c L'istruzione lw $s1, 12 ($t0)
d L'istruzione lw $t0, 12 ($s1)
2 Il valore dell'Offset nell'istruzione Assembly MIPS lw $t0, 5($s3) è rappresentato nel

Formato corrispondente in Linguaggio Macchina mediante:
Formato di Tipo I e Indirizzamento tramite Base e Offest per lw e sw !
a I 5 bit del campo rt del Formato di Tipo R
b I 16 bit del campo immediato del Formato di Tipo I
c I 6 bit del campo Funzione del Formato di Tipo R
d I 5 bit del campo rs del Formato di Tipo I
3 Nel Linguaggio Macchina MIPS, la Modalità di Indirizzamento dell'istruzione store word

calcola:
a L'indirizzo del primo Byte della parola di Memoria dove leggere il dato da scrivere in un
registro
b L'indirizzo del registro che contiene l'operando da scrivere in Memoria
c L'indirizzo del registro dove scrivere una copia dell'operando letto dalla Memoria
d L'indirizzo del primo Byte della parola di Memoria dove scrivere il dato letto da un
registro
4 La suddivisione in campi del Formato dell'istruzione load word

10001110000010010000000000000111 in Linguaggio Macchina MIPS è data da:
1 di 4 06/12/21, 20:28

a Le 6 sottosequenze 100011, 10000, 01001, 00000, 00000, 000111
b Le 4 sottosequenze 100011, 10000, 01001, 0000000000000111
c Le 4 sottosequenze 100011, 1000001001000000, 00000, 00111
d Le 3 sottosequenze 100011, 10000, 010010000000000000111
5 L'indirizzo del registro Base nel Formato dell'istruzione in Linguaggio Macchina store
word 101011, 01000, 01111, 0000000000000001 è dato da:
a La sottosequenza 0000000000000001
b La sottosequenza 01111
c La sottosequenza 101011
d La sottosequenza 01000
6 Il registro Base di un Array contiene:
a L'indirizzo del primo Byte della parola di Memoria in cui è memorizzato l'elemento A[0]
b Il valore dell'elemento A[0]
c L'indirizzo di Memoria in cui è memorizzato l'elemento A[1]
d Il valore dell'elemento A[1]
7 L'errore "Array out of bounds" avviene quando:
a Si accede all'ultimo elemento dell'Array
b Si dichiara una dimensione di Array maggiore dello spazio di Memoria disponibile
c Si utilizza un valore dell'indice dell'Array che determina un accesso a locazioni di

Memoria fuori dallo spazio destinato a contenere gli elementi dell’Array
2 di 4 06/12/21, 20:28

d Il valore di un elemento in un Array di interi non è rappresentabilie con 32 bit
8 La traduzione in Assembly MIPS dell'assegnamento A[5] = val, associando a val il

registro di indirizzo $s2 ed assumendo che l'indirizzo del registro Base dell'Array di numeri
interi è $t3, è data da:
a L'istruzione lw $s2, 20 ($t3)
b L'istruzione sw $s2, 20 ($t3)
c L'istruzione sw $t3, 20 ($s2)
d L'istruzione lw $t3, 20 ($s2)
9 L'indirizzo di Memoria dell'elemento B[9] di un Array di numeri interi è dato da:
a L'indirizzo dell'elemento B[0] sommato all'Offset 9
b L'indirizzo del primo Byte dell'elemento B[9] ottenuto sommando l'Offset 9 al

contenuto del registro Base dell'Array
c L'indirizzo del primo Byte dell'elemento B[9] ottenuto sommando l'Offset 36 al

contenuto del registro Base dell'Array
d L'indirizzo dell'elemento B[1] sommato all'Offset 9

a L'istruzione sw $s1, 0 ($t0)
b L'istruzione sw $t0, 0 ($s1)
c L'istruzione lw $t0, 0 ($s1)
d L'istruzione lw $s1, 0 ($t0)
3 di 4 06/12/21, 20:28
4 di 4 06/12/21, 20:28
1 L'esecuzione dell'istruzione Assembly MIPS beq $t1, $t2, NOME determina:
Istruzioni Assembly MIPS beq e bne !
a La scrittura nei registri di indirizzi $t1 e $t2 del contenuto della locazione Memoria che
corrisponde all'etichetta NOME
b Un salto all'esecuzione dell'istruzione con etichetta NOME se i contenuti dei registri

con indirizzi $t1 e $t2 sono DIVERSI
c Un salto all'esecuzione dell'istruzione con etichetta NOME se i contenuti dei registri

con indirizzi $t1 e $t2 sono UGUALI
d La scrittura nel registro di indirizzo $t1 del contenuto del registro $t2, ed il salto
all'istruzione con etichetta NOME
2 Nel Linguaggio Assembly MIPS il salto ad una istruzione con etichetta NEW se il valore
dei registri con indirizzi $s0, $s1 sono DIVERSI è eseguito dalla:
a Istruzione jump $s0, $s1, NEW
b Istruzione bne $s0, $s1, NEW
c Istruzione beq $s0, $s1, NEW
d Istruzione jr $s1, $s0, NEW
3 Nel Linguaggio Macchina MIPS l'istruzione beq ha:
Formato di Tipo I per beq e bne !
a Formato di Tipo J e Indirizzamento relativo al Program Counter
b Formato di Tipo I e Indirizzamento immediato
c Formato di Tipo I e Indirizzamento relativo al Program Counter
d Formato di Tipo J e Indirizzamento immediato
4 Il campo immediato del Formato di Tipo I dell'istruzione in Linguaggio Macchina MIPS

che traduce l'istruzione Assembly bne $t3, $t5, NOME contiene:
1 di 4 06/12/21, 20:31
a La sequenza binaria che rappresenta l'etichetta NOME
b Il numero di istruzioni da saltare in Notazione binaria
c Il valore da scrivere nel Program Counter
d Il numero di istruzioni da saltare in Notazione in complemento a 2
5 I campi del Formato dell'istruzione in Linguaggio Macchina MIPS

00010010000010000000000000000111 che traduce l'istruzione Assembly beq $s0, $t0,
ETICHETTA sono dati dalle:
a Sottosequenze 000100, 1000001000000000, 00000, 00111 rispettivamente di

lunghezza 6, 16, 5, 5
b Sottosequenze 000100, 10000010000000000000000111 rispettivamente di lunghezza

6, 26
c Sottosequenze 000100, 10000, 01000, 00000, 00000, 000111 rispettivamente di

lunghezza 6, 5, 5, 5, 5, 6
d Sottosequenze 000100, 10000, 01000, 0000000000000111 rispettivamente di

lunghezza 6, 5, 5, 16
6 Nella Modalità di Indirizzamento relativo al Program Counter il contenuto del campo

immediato è esteso di segno a 32 bit perchè:
Indirizzamento relativo al Program Counter per beq e bne !
a Il contenuto del campo immediato viene copiato in 4 Byte di Memoria che

corrispondono a 32 bit
b Il contenuto del campo immediato viene copiato in un registro e i registri del

processore MIPS contengono 32 bit
c Il contenuto del campo immediato moltiplicato per 4 è addizionato al valore del

Program Counter dall'ALU che richiede operandi a 32 bit
d Il contenuto del campo immediato viene confrontato con il contenuto del Program
Counter che contiene 32 bit
2 di 4 06/12/21, 20:31
7 Nella traduzione in Linguaggio Macchina MIPS gli indirizzi dei registri che figurano
nell'istruzione Assembly beq $s2, $s3, ETICHETTA sono posti:
a Nei primi due campi di 5 bit del Formato di Tipo R nello stesso ordine che presentano
nell'istruzione Assembly
b Nei primi due campi di 5 bit del Formato di Tipo R invertendo l'ordine che presentano
c Nei campi di 5 bit del Formato di Tipo I nello stesso ordine che presentano
d Nei campi di 5 bit del Formato di Tipo I invertendo l'ordine che presentano
8 La Modalità di Indirizzamento relativo al Program Counter è associata:
a All'istruzione jump
b Alle istruzioni beq e bne
c All'istruzione sw
d All'istruzione jal
9 La Modalità di Indirizzamento relativo al Program Counter calcola l'indirizzo:
a Della istruzione da leggere in memoria, addizionando al contenuto del Program

Counter il contenuto del registro Base
b Della istruzione a cui saltare, addizionando al contenuto del Program Counter il valore
del registro Base
c Della istruzione a cui saltare, addizionando al contenuto del Program Counter il valore
del campo immediato esteso di segno
d Della istruzione a cui saltare, addizionando al contenuto del Program Counter il valore
del campo immediato esteso di segno e moltiplicato per 4
3 di 4 06/12/21, 20:31
10 Nella Modalità di Indirizzamento relativo al Program Counter il contenuto del campo

immediato è moltiplicato per 4 perchè:
a Rappresenta il numero di istruzioni da saltare e ogni istruzione occupa 4 Byte di

Memoria
b Rappresenta il contenuto di un registro e ogni registro è costituito da 4 Byte
c L'estensione del segno estende il campo immediato a 32 bit che corrispondono a 4

Byte
d Il Program Counter è costitutito da 32 bit che corrispondono a 4 Byte
4 di 4 06/12/21, 20:31
1 Nel Linguaggio Assembly MIPS l'istruzione j NOME esegue:
Istruzione Assembly MIPS j !
a Il salto all'istruzione del programma preceduta dall'etichetta NOME se il contenuto di

due registri è uguale
b Il ritorno al programma principale dopo l'esecuzione della procedura NOME
c Il salto alla esecuzione della procedura NOME
d Il salto incondizionato all'istruzione del programma preceduta dall'etichetta NOME
2 L'istruzione Assembly MIPS di salto incondizionato ha:
a La forma sintattica j ETICHETTA
b La forma sintattica jump ETICHETTA
c La forma sintattica branch ETICHETTA
d La forma sintattica b ETICHETTA
3 L'istruzione del Linguaggio Macchina MIPS che traduce l'istruzione Assembly j NOME
ha:
Formato di Tipo J per j !
a Formato di Tipo J e Indirizzamento relativo al Program Counter
b Formato di Tipo J e Indirizzamento pseudodiretto
c Formato di Tipo I e Indirizzamento immediato
d Formato di Tipo I e Indirizzamento relativo al Program Counter
4 I campi del Formato dell'istruzione in Linguaggio Macchina MIPS

00001011111000000000011111000011 che traduce l'istruzione Assembly j NOME sono dati
dalle:
a Sottosequenze 000010, 11111, 00000, 00000, 11111, 000011 di lunghezze 6, 5, 5, 5,

5, 6
1 di 3 06/12/21, 20:35
b Sottosequenze 000010, 11111, 00000, 0000011111000011 di lunghezze 6, 5, 5, 16
c Sottosequenze 000010, 11111000000000011111000011 di lunghezze 6, 26
d Sottosequenze 000010, 1111100000000001, 11110, 00011 di lunghezze 6, 16, 5, 5
5 Il campo di 26 bit del Formato di Tipo J del Linguaggio Macchina MIPS contiene:
a L'indirizzo di salto incondizionato dell'istruzione Assembly j
b Una parte dell'indirizzo di salto incondizionato dell'istruzione Assembly j
c Un operando immediato da aggiungere al contenuto di un registro dell'istruzione

Assembly addi
d L'indirizzo di Memoria da cui prelevare un operando dell'istruzione Assembly lw
6 I campi del Formato J dell'istruzione del Linguaggio Macchina MIPS che traduce
l'istruzione Assembly j NOME contengono:
a Sottosequenze binarie di lunghezze 6, 5, 5, 16
b Sottosequenze binarie di lunghezze 6, 16, 5, 5
c Sottosequenze binarie di lunghezze 6, 5, 5, 5, 5, 6
d Sottosequenze binarie di lunghezze 6, 26
7 Nel Linguaggio Macchina MIPS l'Indirizzamento pseudodiretto è associato:
Indirizzamento pseudodiretto per j !
a All'istruzione j ed al Formato di Tipo J
b All'istruzione j ed al Formato di Tipo I immediato
c Alle istruzioni beq e bne ed al Formato di Tipo I immediato
d Alle istruzioni lw e sw ed al Formato di Tipo I immediato
2 di 3 06/12/21, 20:35
8 Nel Linguaggio Macchina MIPS l'Indirizzamento pseudodiretto calcola:
a L'indirizzo di Memoria da cui leggere un operando
b L'indirizzo dell'istruzione a cui saltare se i contenuti di due registri sono uguali
c L'indirizzo di Memoria in cui scrivere il risultato di una operazione
d L'indirizzo dell'istruzione a cui saltare
9 L'Indirizzamento pseudodiretto completa i 26 bit nel campo del formato di Tipo J

mediante:
a L'estensione del segno a 32 bit
b L'estensione del segno a 32 bit e la moltiplicazione per 4
c L'aggiunta dei bit più significativi del Program Counter a sinistra
d L'aggiunta di due bit 00 a destra, e dei 4 bit più significativi del Program Counter a
sinistra
10 L'Indirizzamento pseudodiretto richiede che:
a L'aggiunta dell'Offset al registro Base non determini l'errore di overflow
b Tutte le istruzioni del programma siano memorizzate in locazioni di Memoria i cui

indirizzi hanno i 4 bit più significativi che non cambiano
c Sia verificata la condizione di uguaglianza del contenuto di due registri
d L'accesso in Memoria avvenga in scrittura
3 di 3 06/12/21, 20:35
Per mantenere lo schema dell'istruzione IF-ELSE mostrato in figura la traduzione in Assembly

MIPS della condizione logica su uguaglianza è:
Traduzione dell'istruzione if-else !
a L'istruzione bne $t0, $zero, ELSE, dove ELSE è l'etichetta di istruzione_2
b L'istruzione j ELSE, dove ELSE è l'etichetta di istruzione_2
c L'istruzione bne $t0, $zero, END_IF, dove END_IF è l'etichetta di istruzione_3
d L'istruzione j END_IF dove END_IF è l'etichetta di istruzione_3
Per mantenere lo schema dell'istruzione IF-ELSE mostrato in figura la traduzione in Assembly

MIPS della condizione logica su disuguaglianza è:
a L'istruzione j ELSE, dove ELSE è l'etichetta di istruzione_2
b L'istruzione beq $t0, $t1, ELSE, dove ELSE è l'etichetta di istruzione_2
c L'istruzione j END_IF dove END_IF è l'etichetta di istruzione_3
d L'istruzione beq $t0, $t1, END_IF, dove END_IF è l'etichetta di istruzione_3
1 di 4 06/12/21, 20:39
3 L'istruzione IF_ELSE del Linduaggio ad Alto Livello, nel Linguaggio Assembly:
a Viene tradotta come una chiamata di procedura che permette l’esecuzione condizionale
di due istruzioni in alternativa, a seconda del valore di verità di una espressione logica
b Viene tradotta da una analoga istruzione if-else che permette l’esecuzione condizionale
di due istruzioni in alternativa, a seconda del valore di verità di una espressione logica
c Non ha una corrispondente istruzione e viene tradotta combinando istruzioni di salto

condizionato ed incondizionato
d Non ha una corrispondente istruzione e viene sempre tradotta combinando istruzioni di

accesso alla Memoria principale
4 In Linguaggio Assembly la ripetizione di un insieme di istruzioni per un numero fissato

di volte può essere ottenuta:
Traduzione dell'istruzione for !
a Mediante una specifica istruzione Assembly che corrisponde all'istruzione FOR
b Solo scrivendo un numero di copie delle istruzioni da ripetere pari al fissato numero di
ripetizioni
c Mediante combinazioni delle istruzioni di salto condizionato e incondizionato
d Mediante ripetute chiamate di procedura
Per ottenere lo schema dell'istruzione FOR mostrato in figura la traduzione in Assembly MIPS
della condizione logica su disuguaglianza è:
a L'istruzione beq $t0, $t1, END_FOR, dove END_FOR è l'etichetta della istruzione_2
b L'istruzione j END_FOR, dove END_FOR è l'etichetta della istruzione istruzione_2
c L'istruzione beq $t0, $t1, CICLO, dove CICLO è l'etichetta che porta alla ripetizione del
ciclo FOR
2 di 4 06/12/21, 20:39
6 L'istruzione FOR nel Linguaggio Assembly:
d L'istruzione j CICLO dove CICLO è l'etichetta che porta alla ripetizione del ciclo FOR
a Viene tradotta da una analoga istruzione FOR che permette l’esecuzione ripetuta di
istruzioni fino a quando il valore di verità di una espressione logica è vero
b Non ha una corrispondente istruzione e viene tradotta combinando istruzioni di salto

c Viene tradotta come una chiamata di procedura che permette l’esecuzione ripetuta di
d Viene tradotta scrivendo un numero di copie delle istruzioni da ripetere pari al numero di
ripetizioni
7 La traduzione della inizializzazione del ciclo FOR in Linguaggio Assembly è posta:
a Prima dell'insieme di istruzioni che viene ciclicamente ripetuto
b All'interno dell'insieme di istruzioni che viene ciclicamente ripetuto
c All'interno dell'istruzione Assembly che corrisponde a FOR
d All'uscita del ciclo FOR
Per ottenere lo schema dell'istruzione WHILE mostrato in figura la traduzione in Assembly

MIPS della condizione logica su uguaglianza è:
Traduzione dell'istruzione while !
a L'istruzione j END_WHILE, dove END_WHILE è l'etichetta della istruzione_2
b L'istruzione bne $t0, $t1, END_WHILE, dove END_WHILE è l'etichetta della istruzione_2
c L'istruzione j CICLO dove CICLO è l'etichetta che porta alla ripetizione del ciclo WHILE
3 di 4 06/12/21, 20:39
9 L'istruzione WHILE nel Linguaggio Assembly:
d L'istruzione bne $t0, $t1, CICLO, dove CICLO è l'etichetta che porta alla ripetizione del
ciclo WHILE
a Viene tradotta da una analoga istruzione WHILE che permette l’esecuzione ripetuta di
b Viene tradotta scrivendo un numero di copie delle istruzioni da ripetere pari al numero di
ripetizioni
c Viene tradotta come una chiamata di procedura che permette l’esecuzione ripetuta di
d Non ha una corrispondente istruzione e viene tradotta combinando istruzioni di salto

10 La traduzione in Assembly di un ciclo WHILE di un programma in Linguaggio ad Alto

Livello determina un ciclo infinito:
a Quando la condizione logica di controllo del ciclo risulta falsa
b Mai perché l'istruzione Assembly che corrisponde al WHILE esegue solo un numero
finito di cicli
c Quando manca l'inizializzazione della variabile di controllo del ciclo
d Quando il WHILE del programma in Linguaggio ad Alto Livello determina un ciclo infinito
4 di 4 06/12/21, 20:39
1 Nel Linguaggio Macchina per passare alla esecuzione di una procedura è necessario:
La chiamata di procedura !
a Scrivere il nome della procedura in Memoria seguito dall'elenco dei relativi parametri
con una istruzione load word
b Scrivere in una istruzione il nome della procedura seguito dall'elenco dei relativi
parametri
c Scrivere il nome della procedura in un registro del processore seguito dall'elenco dei
relativi parametri con una istruzione store word
d Porre l'indirizzo della prima istruzione della procedura nel Program Counter, e salvare
l'indirizzo di ritorno all'esecuzione del programma chiamante con una istruzione di salto
2 Nel Linguaggio Macchina l'indirizzo di ritorno dalla chiamata di una procedura è:
a L'indirizzo dell'ultima istruzione della procedura chiamata
b L'indirizzo della istruzione del programma chiamante che precede l'istruzione jal di salto
alla esecuzione della procedura
c L'indirizzo della istruzione del programma chiamante successiva alla istruzione jal di
salto alla esecuzione della procedura
d L'indirizzo della prima istruzione della procedura chiamata
3 Nel Linguaggio Macchina MIPS i valori dei parametri vengono passati alla procedura
chiamata:
Le istruzioni Assembly MIPS jal e jr !
a Nella esecuzione del programma chiamante scrivendoli nei registri $a0, $a1, $a2, $a3
prima di effettuare il salto alla esecuzione della procedura
b Nella esecuzione del programma chiamante scrivendoli nei registri $v0, $v1 prima di
effettuare il salto alla esecuzione della procedura
c Nella esecuzione del programma chiamante scrivendoli nel registro $ra prima di
d Nella esecuzione del programma chiamante scrivendoli nei registri $t e $s durante

l'esecuzione della procedura
1 di 4 06/12/21, 20:42
4 Nel Linguaggio Macchina MIPS i valori calcolati dalla procedura chiamata vengono
passati al programma chiamante:
a Nella esecuzione della procedura scrivendoli nel registro $ra prima di effettuare il salto
di ritorno al programma chiamante
b Nella esecuzione della procedura scrivendoli nei registri $a0, $a1, $a2, $a3 durante
l'esecuzione della procedura
c Nella esecuzione della procedura scrivendoli nei registri $v0, $v1 durante l'esecuzione
della procedura
d Nella esecuzione della procedura scrivendoli nei registri $t e $s durante l'esecuzione

della procedura
5 Nel Linguaggio Macchina MIPS l'indirizzo di ritorno al programma chiamante è

salvato:
a Nella esecuzione della procedura scrivendolo nel registro $v0 prima di effettuare il salto
di ritorno alla esecuzione del programma chiamante
b Nella esecuzione del programma chiamante scrivendolo nel registro $a0, prima di
c Nel registro riservato $ra nella esecuzione della istruzione jal che effettua il salto alla
procedura
d Nella esecuzione del programma chiamante scrivendolo in uno dei registri $t e $s, prima
di effettuare il salto alla esecuzione della procedura
6 Nel Linguaggio Macchina MIPS il ritorno alla esecuzione del programma chiamante è
effettuato:
a Da una istruzione contenuta nel call-stack
b Mediante l'esecuzione della istruzione jal che alla fine della procedura effettua il salto di
ritorno al programma chiamante
2 di 4 06/12/21, 20:42
c Mediante l'esecuzione della istruzione j che alla fine della procedura effettua il salto di
d Mediante l'esecuzione della istruzione jr che alla fine della procedura effettua il salto di
7 Le chiamate di procedura annidate sono gestite:
Annidamento di chiamate di procedura e stack-call !
a Dal Compilatore
b Utilizzando una struttura dati di Tipo Array, ponendo le informazioni relative ad ogni
procedura negli elementi dell'Array
c Utilizzando i registri del processore
d Utilizzando una struttura dati di Tipo stack, scrivendo le informazioni relative ad ogni
procedura in un segmento, detto frame, delle locazioni di Memoria assegnate allo stack
8 L'errore di call stack overflow avviene quando:
Annidamento di chiamate di procedura e stack-call !
a Il numero delle chiamate di procedura effettuate non può essere rappresentato con 32
bit
b Si esaurisce lo spazio di Memoria assegnato alla struttura dati call stack
c Una procedura chiamata calcola un valore che non può essere rappresentato con 32 bit
nel call stack
d Il numero dei parametri della procedura non può essere rappresentato con 5 bit nel call
stack
9 Nel Linguaggio macchina MIPS il Formato e la Modalità di Indirizzamento dell'istruzione

jal sono:
Formato e ModalitÃ di Indirizzamento di jal !
a Formato di Tipo I e Indirizzamento relativo al Program Counter
b Formato di Tipo R e Indirizzamento immediato
c Formato di Tipo J e Indirizzamento pseudodiretto
3 di 4 06/12/21, 20:42
d Formato di Tipo J e Indirizzamento tramite registro
10 Nel Linguaggio macchina MIPS il Formato e la Modalità di Indirizzamento

dell'istruzione jr sono:
Formato e ModalitÃ di Indirizzamento di jr !
a Formato di Tipo R e Indirizzamento immediato
b Formato di Tipo J e Indirizzamento pseudodiretto
c Formato di Tipo R e Indirizzamento tramite registro
d Formato di Tipo I e Indirizzamento relativo al Program Counter
4 di 4 06/12/21, 20:42
1 L'esecuzione dell'istruzione Assembly MIPS slt $t0, $s1, $s2:
Istruzione Assembly MIPS slt !
a Pone nel registro $t0 il più piccolo dei valori contenuti nei registri $s1 e $s2
b Salta all'indirizzo contenuto nel registro $t0 se il valore contenuto nel registro $s1 è
minore del valore contenuto nel registro $s2, altrimenti continua in sequenza
c Pone nel registro $t0 il valore 1 se, in Notazione in complemento a 2, il valore contenuto
nel registro $s1 è minore del valore contenuto nel registro $s2 , altrimenti pone 0
d Pone nel registro $t0 il più grande dei valori contenuti nei registri $s1 e $s2
2 La traduzione in Linguaggio Macchina MIPS dell'istruzione slt $s1, $t3, $t4 ha:
a Formato di Tipo R e Indirizzamento tramite registro
b Formato di Tipo R e Indirizzamento immediato
c Formato di Tipo I e Indirizzamento relativo al Program Counter
d Formato di Tipo J e Indirizzamento pseudodiretto
3 Il Tipo di dato unsigned è rappresentato da:
Tipo di dato unsigned !
a Sequenze binarie nella Notazione in complemento a 2
b Sequenze binarie nella Notazione posizionale pesata
c Sequenze binarie nella Notazione in modulo e segno
d Sequenze binarie nella Notazione in virgola mobile
4 Nella rappresentazione con 32 bit del Tipo di dato unsigned il bit più a sinistra è:
a Associato al peso negativo -231
b Associato al peso positivo 231
c Il bit di segno separato dal modulo
1 di 5 06/12/21, 20:48
d Sempre uguale a 0
5 I valori unsigned rappresentati da sequenze di 32 bit sono compresi:
a Nell'intervallo [-128, 127]
b Nell'intervallo [-231, 231-1]
c Nell'intervallo [0, 232-1 ]
d Nell'intervallo [0, 127 ]
6 La regola che segnala l'Overflow per la somma di interi con segno nella Notazione in
Complemento a 2 in base agli ultimi due riporti calcolati:
a Si applica anche per gli interi unsigned
b Si applica solo per gli interi positivi unsigned
c Si applica solo per gli interi negativi unsigned
d Non si applica per gli interi unsigned
7 Le istruzioni Assembly MIPS con Codici Operativi addu e subu eseguono:
Istruzioni aritmetiche con operandi unsigned addu e subu !
a Addizione e sottrazione di operandi unsigned contenuti in due registri del processore
b Addizione e sottrazione di operandi con segno contenuti in due registri del processore
c Addizione e sottrazione di operandi unsigned contenuti in Memoria
d Addizione e sottrazione di operandi con segno contenuti in Memoria
8 Per le istruzione Logiche and, or il Linguaggio Assembly:
Istruzione di confronto tra operandi unsigned sltu !
a Ha le corrispondenti istruzioni per operandi unsigned andu, oru
b Ha la corrispondente istruzione andu per operandi unsigned solo per l'operatore AND
2 di 5 06/12/21, 20:48
c Non ha le corrispondenti istruzioni per operandi unsigned perché le operazioni sono

eseguite bit a bit
d Ha la corrispondente istruzione oru per operandi unsigned solo per l'operatore OR
9 L'esecuzione dell'istruzione Assembly MIPS sltu $t0, $s1, $s2:
Istruzione di confronto tra operandi unsigned sltu !
a Pone nel registro $t0 il valore 1 se, in Notazione posizionale pesata senza segno, il
valore contenuto nel registro $s1 è minore del valore contenuto nel registro $s2 ,
altrimenti pone 0
b Salta all'indirizzo contenuto nel registro $t0 se il valore unsigned contenuto nel registro
$s1 è minore del valore unsigned contenuto nel registro $s2, altrimenti continua in
sequenza
c Pone nel registro $t0 il più piccolo dei valori unsigned contenuti nei registri $s1 e $s2
d Pone nel registro $t0 il più grande dei valori unsigned contenuti nei registri $s1 e $s2
10
Le istruzioni in figura possono essere tradotte in Assembly MIPS:
3 di 5 06/12/21, 20:48
Dalle istruzioni in figura
4 di 5 06/12/21, 20:48
5 di 5 06/12/21, 20:48
1 L'esecuzione dell'istruzione Assembly MIPS slti $s1, $t2, 35:
Istruzione di confronto con operando immediato slti !
a Sottrae al contenuto del registro di indirizzo $t2 il valore costante 35, e pone il risultato
in $s1
b Stabilisce se il contenuto del registro di indirizzo $t2 è minore del valore costante 35, e
pone in $s1 il valore 1 se la relazione è vera altrimenti pone 0
c Stabilisce se il contenuto del registro di indirizzo $s1 è minore del valore costante 35, e
pone in $t2 il valore 1 se la relazione è vera altrimenti pone 0
d Stabilisce se il contenuto del registro di indirizzo $t2 è minore del valore costante 35, e
pone in $s1 il contenuto di $t2 se la relazione è vera altrimenti pone 35
2 L'istruzione in Linguaggio Macchina MIPS che traduce set on less then immediato ha:
a Formato di Tipo I e Indirizzamento pseudodiretto
b Formato di Tipo I e Indirizzamento tramite Base e Offset
c Formato di Tipo R e Indirizzamento immediato
d Formato di Tipo I e Indirizzamento immediato
3 Il valore della costante presente nell'istruzione Assembly MIPS slti $s1, $t2, -50 viene
scritto:
a In Notazione in modulo e segno nei 16 bit del campo immediato del formato di Tipo I
b In Notazione in complemento a 2 nei 16 bit del campo immediato del formato di Tipo I
c In Notazione posizionale pesata nei 16 bit del campo immediato del formato di Tipo I
d Nel registro destinazione del formato di Tipo I
4 L'operando costante dell'istruzione slti $s0, $t1, -70 si ottiene:
a Effettuando l'estensione del segno a 32 bit della sequenza di 16 bit nel campo
immediato che rappresenta il valore costante
1 di 5 06/12/21, 20:51
b Completando a 32 bit la sequenza di 16 bit nel campo immediato, che rappresenta il

valore costante, aggiungendo sempre bit tutti uguali a 0
c Leggendo il valore contenuto nel registro $t1
d Leggendo il valore contenuto nel registro $s0
5 L'operando costante dell'istruzione set on less then immediato ha un valore compreso:
a Tra il minimo 0 ed il massimo 232-1
b Tra il minimo negativo -231 ed il massimo positivo 231-1
c Tra il minimo 0 ed il massimo 216-1
d Tra il minimo negativo -215 ed il massimo positivo 215-1
6 L'operando costante dell'istruzione ori $s0, $t2, 25 si ottiene:
Istruzioni logiche con operando immediato andi e ori !
a Leggendo il valore contenuto nel registro $t1
b Effettuando l'estensione del segno a 32 bit della sequenza di 16 bit nel campo
immediato che rappresenta il valore costante
c Completando a 32 bit la sequenza di 16 bit nel campo immediato, che rappresenta il

valore costante, con bit tutti uguali a 0
d Leggendo il valore contenuto nel registro $s0
7 Le istruzioni in Linguaggio Macchina MIPS che traducono le istruzioni logiche andi e

ori:
a Hanno Formato di Tipo R e Indirizzamento immediato
b Hanno Formato di Tipo I e Indirizzamento tramite Base e Offset
c Hanno Formato di Tipo I e Indirizzamento immediato
d Hanno Formato di Tipo I e Indirizzamento pseudodiretto
2 di 5 06/12/21, 20:51
8 L'istruzione Assembly MIPS ori $s0, $t3, 9 effettua:
a L'OR bit a bit tra il valore contenuto nel registro $s0 e il valore 9 rappresentato nei 16 bit
del campo immediato completato a 32 bit aggiungendo tutti bit uguali a 0, il risultato è
posto in $t3
b L'OR bit a bit tra il valore contenuto nel registro $t3 e il valore 9 rappresentato nei 16 bit
del campo immediato completato a 32 bit aggiungendo tutti bit uguali a 0, il risultato è
posto in $s0
c Il confronto tra il valore contenuto nel registro $t3 e il valore 9 rappresentato nei 16 bit
del campo immediato, e pone in $s0 il valore minore
d Il confronto tra il valore contenuto nel registro $t3 e il valore 9 rappresentato nei 16 bit
del campo immediato, e pone in $s0 il valore maggiore
9 Un valore la cui rappresentazione richiede più di 16 bit significativi:
Costante a 32 bit !
a Può essere l'operando immediato di una istruzione Assembly MIPS con Formato di Tipo
I solo se è un numero positivo
b Non può essere l'operando immediato di una istruzione Assembly MIPS con Formato di
Tipo I
c Può essere l'operando immediato di una istruzione Assembly MIPS con Formato di Tipo
I utilizzando la Notazione in modulo e segno
d Può essere l'operando immediato di una istruzione Assembly MIPS con Formato di Tipo
I solo per le istruzioni con operandi unsigned
3 di 5 06/12/21, 20:51
10
Costante a 32 bit !
Dall'istruzione in figura
4 di 5 06/12/21, 20:51
5 di 5 06/12/21, 20:51
1 I caratteri rappresentati nella codifica ASCII sono:
Codifica ASCII per i caratteri !
a In totale 64 caratteri stampabili
b In totale 52 costituiti da 26 simboli dell'alfabeto inglese minuscolo e maiuscolo
c In totale 32 costituiti dai 26 caratteri dell'alfabeto inglese minuscolo e 6 simboli di

punteggiatura
d In totale 128 costituiti da 95 caratteri stampabili e 33 simboli non stampabili
2 Il codice ASCII utilizza sequenze binarie:
a Di lunghezza 16
b Di lunghezza 32
c Di lunghezza 7
d Di lunghezza 8
3 Il codice ASCII esteso utilizza sequenze binarie:
a Di lunghezza 16
b Di lunghezza 8
c Di lunghezza 32
d Di lunghezza 7
4 I codici ASCII sono compresi tra:
a Il minimo -64 e il massimo 63
b Il minimo 0 e il massimo 63
c Il minimo -128 e il massimo 127
d Il minimo 0 e il massimo 127
1 di 7 06/12/21, 20:55
5 Il sistema di codifica Unicode:
Codifica Unicode per i caratteri !
a Include solo i codici ASCII dei caratteri stampabili
b Non include la codifica ASCII
c Include solo i codici ASCII dei caratteri non stampabili
d Include la codifica ASCII come sottinsieme
6 Il sistema di codifica Unicode UTF-8 utilizza:
a Sequenze composte da un numero variabile di Byte per codificare i caratteri
b Solo sequenze di un Byte per rappresentare i caratteri
c Sempre sequenze di 32 bit per rappresentare i caratteri
d Codici sia negativi che positivi per rapresentare i caratteri
7 Il sistema di codifica Unicode UTF-16 utilizza sequenze binarie:
a Di lunghezza 32
b Di lunghezza 8
c Di lunghezza 16
d Di lunghezza 7
8 L'assegnamento val='A' con val corrispondente al registro $s1 si traduce in Assembly

MIPS:
Gestione dei Tipi di dato carattere e stringa in Assembly MIPS !
a Con l'istruzione add $s1, $zero, 'A'
b Con l'istruzione ori $s1, $zero, 65
c Con l'istruzione ori $s1, $zero, 'A'
2 di 7 06/12/21, 20:55
d Con l'istruzione ori $zero, $s1, 65
Una traduzione in Assembly MIPS delle istruzioni in figura è data:
3 di 7 06/12/21, 20:55
4 di 7 06/12/21, 20:55
10
Ricordando che il carattere A ha codice ASCII decimale 65, una traduzione Assembly MIPS
delle istruzioni in figura è data:
5 di 7 06/12/21, 20:55
6 di 7 06/12/21, 20:55
7 di 7 06/12/21, 20:55
1 L'operazione effettuata dall'esecuzione dell'istruzione lb $t0, 30($s1) è:
Istruzioni Assembly MIPS per trasferimento di Byte e half word !
a Scrivere la sequenza di 8 bit in una locazione di Memoria dopo averla letta negli 8 bit
meno significativi del registro $t0
b Leggere la sequenza di 8 bit contenuti in una locazione di Memoria e scriverla negli 8 bit
meno significativi del registro $t0 di 32 bit, con estensione del segno a 32 bit
c Leggere la sequenza di 16 bit contenuti in due locazioni successive di Memoria e

scriverla nei 16 bit meno significativi del registro $t0 di 32 bit, ponendo a 0 il valore dei
rimanenti bit
d Scrivere 16 bit in due locazioni successive di Memoria dopo averli letti dai 16 bit meno
significativi del registro $t0
2 L'operazione effettuata dall'esecuzione dell'istruzione lhu $t0, 30($s1) è:
a Leggere la sequenza di 16 bit contenuti in due locazioni successive di Memoria e

rimanenti bit
b Scrivere la sequenza di 16 bit in due locazioni successive di Memoria dopo averla letta
nei 16 bit meno significativi del registro $t0
c Leggere la sequenza di 8 bit contenuti in una locazione di Memoria e scriverla negli 8 bit
d Scrivere la sequenza di 8 bit in una locazione di Memoria dopo averla letta negli 8 bit
3 L'operazione effettuata dall'esecuzione dell'istruzione sb $t0, 30($s1) è:
a Leggere la sequenza di 8 bit contenuti in una locazione di Memoria e scriverla negli 8 bit
b Scrivere la sequenza di 8 bit in una locazione di Memoria dopo averla letta negli 8 bit
1 di 4 06/12/21, 20:57
c Leggere la sequenza di 16 bit contenuti in due locazioni successive di Memoria e

rimanenti bit
d Scrivere 16 bit in due locazioni successive di Memoria dopo averli letti dai 16 bit meno
significativi del registro $t0
4 L'operazione effettuata dall'esecuzione dell'istruzione sh $t0, 30($s1) è:
a Scrivere la sequenza di 8 bit in una locazione di Memoria dopo averla letta negli 8 bit
b Leggere la sequenza di 16 bit contenuti in due locazioni successive di Memoria e

rimanenti bit
c Leggere la sequenza di 8 bit contenuti in una locazione di Memoria e scriverla negli 8 bit
d Scrivere la sequenza di 16 bit in due locazioni successive di Memoria dopo averla letta
nei 16 bit meno significativi del registro $t0
5 La traduzione in Linguaggio Macchina dell'istruzione lbu utilizza:
Formato e indirizzamento per trasferimento di Byte e half word !
a Il Formato di Tipo I e l'Indirizzamento tramite relativo al Program Counter
b Il Formato di Tipo R e l'Indirizzamento Immediato
c Il Formato di Tipo I e l'Indirizzamento immediato
d Il Formato di Tipo I e l'Indirizzamento tramite Base e Offset
6 La traduzione in Linguaggio Macchina dell'istruzione sh utilizza:
a Il Formato di Tipo R e l'Indirizzamento Immediato
b Il Formato di Tipo I e l'Indirizzamento tramite Base e Offset
c Il Formato di Tipo I e l'Indirizzamento immediato
2 di 4 06/12/21, 20:57
d Il Formato di Tipo I e l'Indirizzamento tramite relativo al Program Counter
7 La Modalità di Indirizzamento di lh fornisce:
a L'idirizzo della prima delle due locazini di Memoria in cui scrivere il dato rappresentato
da 16 bit
b L'idirizzo della locazine di Memoria da cui leggere il dato rappresentato da 8 bit
c L'idirizzo della prima delle due locazini di Memoria da cui leggere il dato rappresentato
da 16 bit
d L'idirizzo della locazine di Memoria in cui scrivere il dato rappresentato da 8 bit
8 La Modalità di Indirizzamento di sb fornisce:
a L'idirizzo della locazine di Memoria da cui leggere il dato rappresentato da 8 bit
b L'idirizzo della prima delle due locazini di Memoria in cui scrivere il dato rappresentato
da 16 bit
c L'idirizzo della locazine di Memoria in cui scrivere il dato rappresentato da 8 bit
d L'idirizzo della prima delle due locazini di Memoria da cui leggere il dato rappresentato
da 16 bit
9 Le istruzioni lhu, sh possono essere utilizzate:
Tipi di dato primitivi per gli interi !
a Per il trasferimento di caratteri Unicode a 16 bit e di valori dichiarati short
b Per il trasferimento di caratteri ASCII
c Per il trasferimento di valori dichiarati int
d Per il trasferimento di valori dichiarati long
10 Le istruzioni lbu, sb possono essere utilizzate:
Tipi di dato primitivi per gli interi !
3 di 4 06/12/21, 20:57
a Per il trasferimento di valori dichiarati int
b Per il trasferimento di caratteri Unicode a 16 bit e di valori dichiarati short
c Per il trasferimento di caratteri ASCII a 7 e 8 bit e di valori dichiarati byte
d Per il trasferimento di valori dichiarati long
4 di 4 06/12/21, 20:57
1 La traduzione in Assembly MIPS dell'assegnamento val = A[6] con $s3 registro Base
dell'Array di INTERI A[] e assegnado il registro $t0 alla variabile val è data:
Calcolo dell'indirizzo dell'elemento A[k] di un Array !
a Dell'istruzione sw $t0, 24 ($s3)
b Dell'istruzione lw $t0, 6 ($s3)
c Dell'istruzione lw $s3, 24 ($t0)
d Dell'istruzione lw $t0, 24 ($s3)
2 La traduzione in Assembly MIPS dell'assegnamento A[3] = val con $s3 registro Base
a Dell'istruzione sw $s3, 24 ($t0)
b Dell'istruzione lw $t0, 24 ($s3)
c Dell'istruzione sw $t0, 12 ($s3)
d Dell'istruzione sw $t0, 3 ($s3)
3 La traduzione in Assembly MIPS dell'assegnamento val = A[k] con A[] Array di INTERI è
data:
1 di 8 06/12/21, 21:00
4 La traduzione in Assembly MIPS dell'assegnamento A[k] = val con A[] Array di INTERI è
data:
2 di 8 06/12/21, 21:00
3 di 8 06/12/21, 21:00
5 La traduzione in Assembly MIPS dell'assegnamento val = testo[9] con $t1 registro Base
dell'Array di caratteri ASCII testo[] e assegnado il registro $s5 alla variabile val è data:
Stringhe come Array di caratteri !
a Dell'istruzione lbu $t1, 9 ($s5)
b Dell'istruzione sb $s5, 9 ($t1)
c Dell'istruzione lbu $s5, 9 ($t1)
d Dell'istruzione lbu $s5, 36 ($t1)
6 La traduzione in Assembly MIPS dell'assegnamento testo[9] = val con $t1 registro Base
dell'Array di caratteri ASCII testo[] e assegnado il registro $s5 alla variabile val è data:
a Dell'istruzione lbu $s5, 9 ($t1)
b Dell'istruzione sb $t1, 9 ($s5)
c Dell'istruzione sb $s5, 9 ($t1)
d Dell'istruzione sb $s5, 36 ($t1)
7 La traduzione in Assembly MIPS dell'assegnamento val = testo[k] con testo[] Array di

caratteri ASCII è data:
4 di 8 06/12/21, 21:00
5 di 8 06/12/21, 21:00
8 La traduzione in Assembly MIPS dell'assegnamento testo[k] = val con testo[] Array di

caratteri ASCIII è data:
6 di 8 06/12/21, 21:00
7 di 8 06/12/21, 21:00
9 La traduzione in Assembly MIPS dell'assegnamento val = A[8] con $t4 registro Base
dell'Array di caratteri Unicode a 16 bit A[] e assegnado il registro $s2 alla variabile val è data:
a Dall'istruzione lbu $s2, 8 ($t4)
b Dall'istruzione sh $s2, 16 ($t4)
c Dall'istruzione sw $t4, 32 ($s2)
d Dall'istruzione lhu $s2, 16 ($t4)
10 La traduzione in Assembly MIPS dell'assegnamento A[8] = val con $t4 registro Base
dell'Array di caratteri Unicode a 16 bit A[] e assegnado il registro $s2 alla variabile val è data:
a Dall'istruzione lbu $s2, 8 ($t4)
b Dall'istruzione sh $s2, 16 ($t4)
c Dall'istruzione sw $t4, 32 ($s2)
d Dall'istruzione lhu $s2, 16 ($t4)
8 di 8 06/12/21, 21:00
1 Il calcolo dell'indirizzo dell'elemento A[k] di un Array di numeri INTERI si effettua:
Esercizi sulla gestione degli Array in Assembly MIPS !
a Moltiplicando l'indice k per 4 e addizionando il valore ottenuto al contenuto del

registro Base dell'Array
b Addizionando il valore dell'indice k al contenuto del registro Base dell'Array
c Moltiplicando l'indice k per 2 e addizionando il valore ottenuto al contenuto del

d Moltiplicando l'indice k per 4
2 La moltiplicazione per 4 dell'indice k si effettua:
a Mediante l'istruzione sll di shift logico a sinistra indicando uno shift di 4 posizioni
b Mediante l'istruzione sld di shift logico a destra indicando uno shift di 2 posizioni
c Mediante l'istruzione sll di shift logico a sinistra indicando uno shift di 2 posizioni
d Mediante l'istruzione sld di shift logico a destra indicando uno shift di 4 posizioni
1 di 12 06/12/21, 21:03
2 di 12 06/12/21, 21:03
3 di 12 06/12/21, 21:03
4 di 12 06/12/21, 21:03
5 di 12 06/12/21, 21:03
6 Il calcolo dell'indirizzo dell'elemento A[k] di un Array che implementa una stringa di

CARATTERI ASCII si effettua:
Esercizi sulla gestione delle stringhe in Assembly MIPS !
a Addizionando il valore dell'indice k al contenuto del registro Base dell'Array
b Moltiplicando l'indice k per 2 e addizionando il valore ottenuto al contenuto del

c Moltiplicando per 2 il contenuto del registro Base dell'Array
d Moltiplicando l'indice k per 4 e addizionando il valore ottenuto al contenuto del

6 di 12 06/12/21, 21:03
7 Il calcolo dell'indirizzo dell'elemento A[k] di un Array che implementa una stringa di

CARATTERI Unicode a 16 bit si effettua:
a Moltiplicando l'indice k per 4 e addizionando il valore ottenuto al contenuto del

b Moltiplicando l'indice k per 2
c Addizionando il valore dell'indice k al contenuto del registro Base dell'Array
d Moltiplicando l'indice k per 2 e addizionando il valore ottenuto al contenuto del

7 di 12 06/12/21, 21:03
8 di 12 06/12/21, 21:03
9 di 12 06/12/21, 21:03
10
10 di 12 06/12/21, 21:03
11 di 12 06/12/21, 21:03
12 di 12 06/12/21, 21:03
1 In Notazione in virgola fissa il valore della sequenza binaria 1001,011 è calcolato:
Notazione in virgola fissa !
In base alla regola della Notazione posizionale pesata mediante la formula in figura
In base alla regola della Notazione in complemento a 2 mediante la formula in figura
In base alla regola della Notazione posizionale pesata mediante la formula in figura
1 di 4 06/12/21, 21:06
In base alla regola della Notazione in complemento a 2 mediante la formula in figura
2 Le cifre significative della rappresentazione di un numero sono:
a Le cifre che occupano le posizioni più a sinistra e più a destra
b Le cifre a destra della virgola
c Le cifre a sinistra della virgola
d Le cifre che contribuiscono alla determinazione del valore del numero
3 Rappresentando i numeri frazionari con sequenze di lunghezza fissata si può:
Intervallo di rappresentazione ed errore di arrotondamento !
a Rappresentare con esattezza tutti i numeri compresi tra il minimo ed il massimo

rappresentabili
b Rappresentare con esattezza un sottoinsieme finito di numeri nell'intervallo compreso

tra il minimo ed il massimo rappresentabili, e con errore di arrotondamento i rimanenti
infiniti numeri in tale intervallo
c Rappresentare con esattezza solo i numeri interi compresi tra il minimo ed il massimo
rappresentabili
d Rappresentare con esattezza solo i numeri razionali compressi tra il minimo ed il

massimo rappresentabili, e con errore di arrotondamento gli irrazionali
4 L'errore di underflow si verifica quando:
a Il numero da rappresentare ha modulo minore del massimo modulo rappresentabile
2 di 4 06/12/21, 21:06
b Il numero da rappresentare ha modulo maggiore del minimo modulo rappresentabile
c Il numero da rappresentare ha modulo minore del minimo modulo rappresentabile
d Il numero da rappresentare ha modulo maggiore del massimo modulo rappresentabile
5 Se il minimo modulo rappresentabile è 0.01 ed il massimo è 999 l'errore di underflow si

verifica quando il valore da rappresentare è:
a Esterno all'intervallo [-999 , 999]
b Esterno all'intervallo [-0.01 , 0.01]
c Compreso nell'intervallo (-999 , 999)
d Compreso nell'intervallo (-0.01 , 0.01)
6 La rappresentazione troncata con errore di arrotondamento di un numero frazionario si

ottiene:
a Sempre eliminando la parte frazionaria del numero
b Sostituendo cifre meno significative del numero con il valore 0
c Sempre eliminando la parte intera del numero
d Sempre considerando solo una cifra dopo la virgola
7 L'errore di arrotondamento è:
a Minore del valore del peso associato alla cifra meno significativa della rappresentazione
troncata
b Maggiore del valore del peso associato alla cifra meno significativa della
rappresentazione troncata
c Uguale ad uno
d Minore di 0.001
3 di 4 06/12/21, 21:06
8 La misura dell'errore di arrotondamento della rappresentazione troncata 79854,84000

del numero 79854,84219 è data:
a Dal valore 1
b Dal valore 0,84
c Dal valore 0,85219
d Dal valore 0,00219
9 La misura dell'errore di arrotondamento della rappresentazione troncata 79854,84000

del numero 79854,84219 è limitata superiormente:
a Dal valore 10-1 = 0,1
b Dal valore 10-3= 0,001
c Dal valore 10-2 = 0,01
d Dal valore 105 = 0.00001
10 Il numero in Base 10 rappresentato in virgola fissa dalla sequenza 53498,03 è

rappresentato in Notazione scientifica in virgola mobile:
Notazione in virgola mobile !
a Dalla sequenza 5349803E-2
b Dalla sequenza 5,349803E+4
c Dalla sequenza 0,5349803E+5
d Dalla sequenza 0,05349803E+6
4 di 4 06/12/21, 21:06
1 Il formato dei numeri frazionari fissato dallo standard IEEE 754 precisione SEMPLICE
è:
Standard IEEE 754 per virgola mobile singola precisione !
Dato dai campi e dalla formula in figura
1 di 6 06/12/21, 21:09
è:
2 In Notazione polarizzata il valore del numero rappresentato dalla sequenza binaria si

ottiene:
a Calcolando il valore in modulo e segno
b Sottraendo la costante di polarizzazione dal valore della sequenza binaria calcolato in

Notazione posizionale pesata
c Addizionando la costante di polarizzazione al valore della sequenza binaria calcolata in

Notazione posizionale pesata
d Sottraendo la costante di polarizzazione al valore della sequenza binaria calcolato in

Notazione in complemento a 2
3 Nello standard IEEE 754 le cifre significative del numero rapresentato si ottengono:
a Considerando la sequenza binaria contenuta nel campo mantissa come parte intera, e 0
come parte frazionaria
b Considerando 0 come parte intera, e la sequenza binaria contenuta nel campo mantissa
come parte frazionaria
c In base alla sequenza binaria contenuta nel campo esponente
d Considerando un bit sottinteso uguale a 1 come parte intera, e la sequenza binaria

contenuta nel campo mantissa come parte frazionaria
2 di 6 06/12/21, 21:09
è:
4 Nello standard IEEE 754 precisione SINGOLA le 24 cifre binarie significative

corrispondono:
a A 12 cifre decimali significative
b A 15 cifre decimali significative
c A 7 cifre decimali significative
d A 11 cifre decimali significative
5 Il formato dei numeri frazionari fissato dallo standard IEEE 754 precisione DOPPIA è:
Standard IEEE 754 per virgola mobile doppia precisione !
3 di 6 06/12/21, 21:09
è:
6 La notazione in doppia precisione consente:
a Di eliminare l'errore di underflow e di estendere l'intervallo del minimo e massimo

modulo rappresentabile
b Di eliminare l'errore di arrotondamento e di estendere l'intervallo del minimo e massimo

modulo rappresentabile
c Di estendere l'intervallo del minimo e massimo modulo rappresentabile aumentando

l'esponente, e di ridurre l'errore di arrotondamento aumentando il numero di cifre
significative
d Di rappresentare tutte le cifre significative del numero
4 di 6 06/12/21, 21:09
è:
7 Nello standard IEEE 754 precisione DOPPIA le 53 cifre binarie significative

corrispondono:
a A 11 cifre decimali significative
b A 7 cifre decimali significative
c A 23 cifre decimali significative
d A 15 cifre decimali significative
8 Quando si verifica l'errore di underflow:
Intervallo di rappresentazione nello standard IEEE 754 !
a Il valore del numero viene approssimato con il valore massimo rappresentabile
b Il valore del numero viene approssimato con il numero 0
c Il valore del numero viene approssimato con il numero -1
d Il valore del numero viene approssimato con il numero +1
9 Nello standard IEEE 754 precisione SINGOLA il massimo modulo rappresentabile è:
a Circa 232
b Circa 2 miliardi
c Circa 4 miliardi
d Circa 3.4x1038
10 Nello standard IEEE 754 precisione DOPPIA il massimo modulo rappresentabile è:
a Circa 4 miliardi
b Circa 2 miliardi
5 di 6 06/12/21, 21:09
è:
c Circa 1.7x10308
d Circa 264
6 di 6 06/12/21, 21:09
1 Le istruzioni aritmetiche Assembly MIPS per operandi rappresentati in virgola mobile

hanno codice operativo:
Istrizioni Assembly MIPS per i Tipi di dato float e double !
a Con un numero doppio di simboli per la doppia precisione
b Uguale alle istruzioni con operandi interi
c Con suffisso .s per la singola precisione e .d per la doppia precisione
d Con prefisso .s per la singola precisione e .d per la doppia precisione
2 Le istruzioni Assembly MIPS per operandi rappresentati in virgola mobile utilizzano:
a Solo i registri $s
b Gli stessi registri delle istruzioni con operandi interi
c I registri riservati $a e $v
d I 32 registri aggiuntivi indicati con le lettere $f
3 I numeri dichiarati float con più di 7 cifre decimali significative sono rappresentati:
a Con 32 bit in notazione in complemento a 2
b Con 32 bit nello standard IEEE 754 singola precisione con errore di arrotondamento
c Con 64 bit nello standard IEEE 754 doppia precisione con errore di arrotondamento
d Con 32 bit nello standard IEEE 754 singola precisione sempre in maniera esatta
4 I numeri dichiarati double con più di 15 cifre decimali significative sono rappresentati:
a Con 64 bit nello standard IEEE 754 doppia precisione sempre in maniera esatta
b Con 64 bit nello standard IEEE 754 doppia precisione con errore di arrotondamento
c Con 32 bit nello standard IEEE 754 singola precisione con errore di arrotondamento
1 di 4 06/12/21, 21:12

d Con 64 bit in notazione in complemento a 2
5 Nello standard IEEE 754 il valore MASSIMO dell'esponente polarizzato con mantissa 0 è
riservato a rappresentare:
Codici riservati nello standard IEEE 754 !
a L'uso della notazione in complemento a 2
b Il valore 0
c Il valore infinito, che segnala la situazione anomale di un valore non rappresentabile per
errore di overflow
d Il minimo modulo rappresentabile
6 Nello standard IEEE 754 il valore MASSIMO dell'esponente polarizzato con mantissa
diversa da 0 è riservato a rappresentare:
a Il valore NaN (not a number) che segnala la situazione anomale di un calcolo non
ammissibile come la divisione per zero
b L'uso della notazione in complemento a 2
c Il massimo modulo rappresentabile
d Il valore 0
7 Nello standard IEEE 754 il numero 0 è rappresentato da una sequenza:
a Con bit tutti uguali a 1
b Con mantissa 0 ed esponente 0
c Con mantissa 0 ed esponente dato dalla sequenza di tutti bit uguali ad 1
d Con esponente 0 e mantissa data dalla sequenza di tutti bit uguali ad 1
2 di 4 06/12/21, 21:12

8 Nello standard IEEE 754 il valore 0 dell'esponente polarizzato con mantissa diversa da 0
è riservato a rappresentare:
a L'uso della notazione dei numeri denormalizzati che restringe l'intervallo dei numeri per i
quali si ha l'errore di underflow
b L'uso della notazione in complemento a 2
c Il valore 0
d Il massimo modulo rappresentabile
9 La conversione di una sequenza binaria nella corrispondente rappresentazione ottale si

può effettuare direttamente:
Notazioni esadecimale e ottale !
a Calcolando il valore della sequenza binaria utilizzando come pesi potenze della base 8
b Suddividendo la sequenza binaria in gruppi di 4 simboli a partire da destra (cifre meno

significative), e sostituendo ad ogni gruppo il corrispondente simbolo della base 16
c Suddividendo la sequenza binaria in gruppi di 3 simboli a partire da destra (cifre meno

d Calcolando il valore in base 10 e determinando la sequenza corrispondente in base 8
10 La conversione di una sequenza binaria nella corrispondente rappresentazione

esadecimale si può effettuare direttamente:
Notazioni esadecimale e ottale !
a Suddividendo la sequenza binaria in gruppi di 3 simboli a partire da destra (cifre meno

b Suddividendo la sequenza binaria in gruppi di 4 simboli a partire da destra (cifre meno

c Calcolando il valore della sequenza binaria utilizzando come pesi potenze della base 16
d Calcolando il valore in base 10 e determinando la sequenza corrispondente in base 16
3 di 4 06/12/21, 21:12
4 di 4 06/12/21, 21:12
1 Una pseudoistruzione è:
Compilatore e Assembler !
a Una istruzione del Linguaggio Assembly non implementata a livello Hardware, che
esegue operazioni mediante altre istruzioni Assembly implementate
b La traduzione in Linguaggio Macchina della corrispondente istruzione in Linguaggio

Assembly
c L'istruzione in Linguaggio ad alto Livello che corrisponde ad una istruzione in

Linguaggio Assembly
d Una istruzione non sintatticamente corretta che viene segnalata come errore dal
programma traduttore Assembler
2 Il codice oggetto contiene:
a Il programma in Linguaggio ad Alto Livello scritto dall'utente
b La traduzione del programma in Linguaggio Assembly fornita dal Compilatore
c Il programma eseguibile fornito dal Linker
d La traduzione del programma in Linguaggio Macchina fornita dall'Assembler
3 Il codice oggetto di un programma che utilizza una libreria deve:
Linker e Loader !
a Essere passato al programma Loader per la traduzione in Linguaggio Macchina
b Essere passato all'Assembler per la traduzione in Linguaggio Macchina
c Essere passato al Compilatore per la traduzione in Assembly
d Essere passato al programma Linker che effettua i collegamenti tra il codice oggetto del
programma e il codice oggetto delle procedure che utilizza
4 Il Linker effettua:
Linker e Loader !
a Il caricamento in Memoria del programma eseguibile
1 di 3 06/12/21, 21:14
b I collegamenti tra il codice oggetto del programma e il codice oggetto delle procedure
che utilizza
c L'esecuzione del programma caricato in Memoria
d La traduzione del programma in Linguaggio Macchina
5 Il Loader effettua:
Linker e Loader !
a La traduzione del programma in Linguaggio Assembly
b Il caricamento del programma eseguibile in Memoria, l'assegnazione dello spazio alle

strutture dati utilizzate e le inizializzazioni necessarie ad avviarne l'esecuzione
c La traduzione del programma in Linguaggio Macchina
d I collegamenti tra il programma e le procedure
6 L'approccio alla compilazione basato sul caricamento dinamico delle librerie effettua:
Linker e Loader !
a La chiamata di procedura nel programma principale
b I collegamenti tra il codice oggetto del programma e il codice oggetto di una procedura
solo quando la procedura è chiamata in fase di esecuzione
c La traduzione in Linguaggio Macchina della procedura chiamata
d La traduzione in Linguaggio Assembly della procedura chiamata
7 Il programma eseguibile è prodotto:
Linker e Loader !
a Dal Linker
b Dall'Assembler
c Dal programmatore
d Dal Sistema Operativo
2 di 3 06/12/21, 21:14
8 Il Bytecode Java è:
Bytecode e Java Virtual Machine !
a Eseguibile solo sull'Hardware della Java Virtual Machine
b Eseguibile solo mediante un web browser
c Eseguibile su qualunque computer che disponga di un Interprete Java
d Direttamente eseguibile su qualunque computer
9 La Java Virtual Machine è:
a Il programma che carica il bytecode Java in Memoria
b L'Hardware che esegue il bytecode Java
c La macchina astratta capace di eseguire il bytecode Java
d L'Hardware che traduce il Bytecode Java in Linguaggio macchina
10 Un Interprete Java è:
a Uno specifico dispositivo Hardware interno al computer che emula la Java Virtual
Machine
b Un programma Software che esegue il bytecode Java emulando la Java Virtual Machine
su una specifica piattaforma
c Una implementazione Harware dell'Architettura della Java Virtual Machine
d Il programma scritto dall'utente in Linguaggio ad Alto Livello Java
3 di 3 06/12/21, 21:14
1 Un sistema dinamico ha la caratteristica detta feedback (retroazione) quando:
Introduzione all’implementazione Hardware !
a Il comportamento del sistema descritto dallo stato in un istante di tempo non influenza il
comportamento nell'istante di tempo successivo
b Il comportamento del sistema descritto dallo stato in un istante di tempo rimane

invariato nell'istante di tempo successivo
c Il comportamento del sistema descritto dallo stato in un istante di tempo è uguale

all'output del sistema nell'istante di tempo successivo
d Il comportamento del sistema descritto dallo stato in un istante di tempo influenza il

comportamento nell'istante di tempo successivo
2 La caratteristica di feedback in un circuito digitale è rappresentata dallo schema:
In figura
1 di 6 06/12/21, 21:17
In figura
In figura
2 di 6 06/12/21, 21:17
In figura
3 L'Algebra di Boole è:
Algebra di Boole !
a L'insieme degli elementi {0, 1}
b L'insieme degli elementi "vero" e "falso"
c Una struttura di calcolo definita da un Dominio costituito da due elemeti e dagli

operatori AND, OR e NOT
d Un insieme di due elementi cui si attribuiscono i valori di verità "vero" e "falso"
4 Le funzioni Booleane sono:
Algebra di Boole !
a Solo le funzioni di due variabili AND e OR
b Tutte le funzioni binarie di variabili binarie
c Le funzioni che calcolano le operazioni aritmetiche con due operandi
d Solo le funzioni AND, OR e NOT
5 L'operatore XOR assume valore "vero" solo quando:
Algebra di Boole !
a Almeno uno dei valori delle variabili è "vero"
3 di 6 06/12/21, 21:17
b Uno solo dei valori delle variabili è "vero"
c Entrambe le variabili assumono il valore "vero"
d Entrambe le variabili assumono il valore "falso"
6 Una porta logica è:
Porte logiche !
a Un dispositivo che memorizza il segnale di ingresso
b Un circuito digitale capace di calcolare una qualsiasi funzione Booleana
c Un dispositivo che amplifica il segnale di ingresso
d Un circuito digitale capace di calcolare un operatore logico dell'Algebra di Boole
Il sembolo grafico in figura rappresenta:
Porte logiche !
a Una porta OR
b Una porta AND
c Una porta XOR
d Una porta NOT detta invertitore
4 di 6 06/12/21, 21:17
Porte logiche !
a Una porta NOT detta invertitore
b Una porta AND
c Una porta OR
d Una porta XOR
Porte logiche !
a Una porta OR
b Una porta XOR
c Una porta AND
5 di 6 06/12/21, 21:17
10
Porte logiche !
a Una porta XOR
b Una porta AND
c Una porta OR
6 di 6 06/12/21, 21:17
1 La valutazione di una Espressione Booleana è rappresentata:
Espressione Booleana e corrispondente funzione valutata !
a Dalle Tavole di verità degli operatori logici presenti nell'Espressione
b Dalla Tavola di verità della funzione calcolata dall'Espressione
c Dal valore di verità assunto dalle variabili dell'Espressione
d Dal numero di variabili dell'Espressione che assumono valore "vero"
2 Due Espressioni Booleane sono equivalenti quando:
a Hanno la stessa lunghezza
b Hanno lo stesso numero di operatori AND, OR e NOT
c Le loro valutazioni forniscono Tavole di verità uguali
d Hanno le stesse variabili
3 Le proprietà degli operatori logici rappresentate da identità tra Espressioni Booleane

consentono di:
a Sostituire l'AND con l'OR e il valore 0 con 1, e viceversa
b Modificare il valore di verità degli operatori logici
c Determinare le Tavole di verità degli operatori logici
d Trasformare una Espressione Booleana in un'altra equivalente
4 La forma canonica Somma di Prodotti e data da:
Forme canoniche di un'Espressione Booleana !
a Un AND di OR
b Un OR di AND tale che ogni AND contiene tutte le variabile in forma normale o
complementata
1 di 6 07/12/21, 14:54
c Un OR di AND
d Un AND di OR tale che ogni OR contiene tutte le variabile in forma normale o

complementata
5 Un mintermine è:
a Una funzione la cui tavola di verità contiene un solo valore 1, data dall'AND di tutte le
variabili in forma normale o complementata
b Una funzione di una sola variabile binaria
c Una funzione la cui tavola di verità contiene un solo valore 0, data dall'OR di tutte le
d La negazione di un AND di variabili Booleane
6 La forma canonica Prodotto di Somme e data da:
a Un OR di AND
b Un AND di OR tale che ogni OR contiene tutte le variabile in forma normale o

complementata
c Un AND di OR
d Un OR di AND tale che ogni AND contiene tutte le variabile in forma normale o
complementata
7 Un Maxtermine è:
a Una funzione la cui tavola di verità contiene un solo valore 0, data dall'OR di tutte le
b Una funzione che assume tutti i valori del Dominio dell'Algebra di Boole
c Una funzione la cui tavola di verità contiene un solo valore 1, data dall'AND di tutte le
2 di 6 07/12/21, 14:54
d La negazione di un OR di variabili Booleane
8 La proprietà dell'insieme di opertatori AND, OR, NOT di essere funzionalmente

completo significa che:
Espressione Somma di Prodotti per una Espressione Booleana !
a Ogni Espressione Booleana che contiene questi operatori può essere valuta
b Tutti questi operatori possono essere valutati mediante Tavole di verità
c Le tavole di verità di questi operatori contengono almeno un valore diverso da 0
d Data una qualunque funzione Booleana si può determinare una Espressione Booleana in
cui figurano solo gli operatori AND, OR, NOT, e la cui valutazione è uguale alla funzione
data
La forma canonica Somma di Prodotti della funzione Boleanna rappresentata dalla Tavola di
verità in figura è data:
Dall'Espressione Booleana in figura
3 di 6 07/12/21, 14:54
4 di 6 07/12/21, 14:54
10
La forma canonica Somma di Prodotti della funzione Boleanna rappresentata dalla Tavola di
verità in figura è data:
5 di 6 07/12/21, 14:54
6 di 6 07/12/21, 14:54
1 Una Rete Combinatoria è:
Rete Combinatoria !
a Un circuito digitale costituito dalla connessione di porte logiche senza determinare la

presenza di cicli
b Un circuito digitale costituito dalla connessione di porte logiche in cui è presente

almeno un ciclo
c Un collegamento tra computer tramite server
d Un dispositivo capace di memorizzare sequenze binarie
2 In circuito digitale è presente un ciclo quando:
Rete Combinatoria !
a Il circuito fornisce come output un valore costante nel tempo
b Un segnale di uscita torna ad alimentare una porta che ha contribuito a generarlo
c L'input del circuito è uguale all'output del circuito
d Il segnale di uscita non dipende dall'input del circuito
3 La funzione Booleana calcolata da una Rete Combinatoria è:
Analisi di una Rete Combinatoria: dalla Rete alla funzione calcolata !
a La funzione che fornisce il numero intero rappresentato dalla sequenza binaria costituita
dall'output della rete
b La funzione che fornisce la sequenza binaria che rappresenta lo stato della rete
c La funzione corrispondente all'operatore logico che fornisce l'output della rete
d La funzione binaria di variabili binarie che fornisce la corrispondenza tra i valori applicati
ai terminali input della rete e i valori che si ottengono sui terminali output della rete
4 L'Analisi di una Rete Combinatoria si effettua:
1 di 15 07/12/21, 14:56
Rete Combinatoria !
a Verificando che ad una sequenza di valori posta sui terminali input corrisponde sempre
lo stesso valore sui terminali output
b In due passi, associando alla Rete Combinatoria la equivalente Espressione Booleana e

valutando la funzione Booleana realtiva a tale Espressione
c Convertendo la sequenza binaria ottenuta sui terminali output in notazione decimale
d In due passi, determinando l'Espressione canonica Somma di Prodotti della funzione

Booleana e costruendo la Rete Combinatoria ad essa associata
L'Analisi della Rete Combinatoria in figura è ottenuta mediante:
2 di 15 07/12/21, 14:56
Rete Combinatoria !
I due passi in figura
3 di 15 07/12/21, 14:56
Rete Combinatoria !
4 di 15 07/12/21, 14:56
Rete Combinatoria !
5 di 15 07/12/21, 14:56
Rete Combinatoria !
6 di 15 07/12/21, 14:56
Rete Combinatoria !
7 di 15 07/12/21, 14:56
Rete Combinatoria !
8 di 15 07/12/21, 14:56
Rete Combinatoria !
9 di 15 07/12/21, 14:56
Rete Combinatoria !
La Rete Combinatoria equivalente che si ricava dalla Espressione Booleana riportata in figura
è:
Espressione Booleana e Rete Combinatoria equivalente !
La rete riportata in figura
10 di 15 07/12/21, 14:56
Rete Combinatoria !
è:
11 di 15 07/12/21, 14:56
Rete Combinatoria !
12 di 15 07/12/21, 14:56
Rete Combinatoria !
10
è:
13 di 15 07/12/21, 14:56
Rete Combinatoria !
14 di 15 07/12/21, 14:56
15 di 15 07/12/21, 14:56
1 La Sintesi di una Rete Combinatoria capace di calcolare una funzione Booleana si

effettua:
Sintesi di una Rete: dalla funzioneBooleana alla Rete Combinatoria !
a Convertendo la sequenza binaria ottenuta sui terminali output in notazione decimale
b In due passi, determinando l'Espressione canonica Somma di Prodotti della funzione

Booleana e costruendo la Rete Combinatoria ad essa associata
c Verificando che ad una sequenza di valori posta sui terminali input corrisponde sempre
lo stesso valore sui terminali output
d In due passi, associando alla Rete Combinatoria la equivalente Espressione Booleana e

valutando la funzione Booleana realtiva a tale Espressione
2 La Rete Combinatoria corrispondente ad una Espressione canonica Somma di Prodotti

è detta:
a Rete completa
b Rete canonica
c Rete Booleana
d Rete AND to OR
1 di 27 07/12/21, 14:58

effettua:
La Sintesi di una Rete Combinatoria che calcola la funzione Booleana in figura è ottenuta
mediante:
2 di 27 07/12/21, 14:58

effettua:
3 di 27 07/12/21, 14:58

effettua:
4 di 27 07/12/21, 14:58

effettua:
5 di 27 07/12/21, 14:58

effettua:
6 di 27 07/12/21, 14:58

effettua:
mediante:
7 di 27 07/12/21, 14:58

effettua:
8 di 27 07/12/21, 14:58

effettua:
9 di 27 07/12/21, 14:58

effettua:
10 di 27 07/12/21, 14:58

effettua:
11 di 27 07/12/21, 14:58

effettua:
mediante:
12 di 27 07/12/21, 14:58

effettua:
13 di 27 07/12/21, 14:58

effettua:
14 di 27 07/12/21, 14:58

effettua:
15 di 27 07/12/21, 14:58

effettua:
16 di 27 07/12/21, 14:58

effettua:
mediante:
17 di 27 07/12/21, 14:58

effettua:
18 di 27 07/12/21, 14:58

effettua:
19 di 27 07/12/21, 14:58

effettua:
20 di 27 07/12/21, 14:58

effettua:
21 di 27 07/12/21, 14:58

effettua:
mediante:
22 di 27 07/12/21, 14:58

effettua:
23 di 27 07/12/21, 14:58

effettua:
24 di 27 07/12/21, 14:58

effettua:
25 di 27 07/12/21, 14:58

effettua:
8 I criteri di minimizzazione di un circuito digitale cercano di ridurre:
Tecniche di minimizzazione !
a Il costo del circuito digitale
b Il numero dei terminali output del circuito digitale
c Il numero dei terminali input del circuito digitale
d Lo spazio occupato e la velocità del circuito digitale
9 Il numero di livelli attraversati da un segnale in una Rete Combinatoria è dato da:
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effettua:
a Il numero di porte che il segnale attraversa in un ciclo della Rete Combinatoria
b Il numero dei terminali input della Rete Combinatoria a cui il segnale può essere
applicato
c Il numero di porte che il segnale attraversa a partire da un terminale input fino a

raggiungere un terminale output della Rete Combinatoria
d Il numero dei terminali output della Rete Combinatoria che forniscono segnali distinti
10 Per ottenere una Rete Combinatoria minimale occorre ridurre:
a Il numero delle porte logiche e il massimo numero di livelli attraversato da un segnale

nella Rete
b Il costo della Rete Combinatoria
c Il numero dei terminali input della Rete Combinatoria
d Il numero dei terminali output della Rete Combinatoria
27 di 27 07/12/21, 14:58
1 La funzione realizzata dal Multiplexer 2N a 1 è:
Multiplexer !
a Se la sequenza binaria degli N segnali di Controllo rappresenta il numero K, allora sul

terminale output è instradato il valore del dato input relativo al terminale associato al
numero K
b Se la sequenza binaria degli N segnali input rappresenta il numero K, allora solo il

terminale output associato al numero K ha valore 1, tutti gli altri terminali output hanno
valore 0
c Se la sequenza binaria degli N segnali dei dati input rappresenta il numero K, allora sul
terminale output è instradato il valore del segnale di Controllo relativo al terminale
associato al numero K
d Se la sequenza binaria degli N segnali input rappresenta il numero K, allora solo il

valore 1
2 Per scegliere un valore tra 16 dati input disponibili e instradarlo su un solo terminale
output si utilizza il modulo combinatorio:
Multiplexer !
a Decodificatore 4 a 24 = 16
b Multiplexer 24=16 a 1
c Multiplexer 216 a 1
d Decodificatore 16 a 216
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Multiplexer !
3 Il simbolo grafico in figura rappresenta:
Multiplexer !
a Un Decodificatore 2 a 22 = 4
b Un Decodificatore 4 a 24 = 16
c Un Multiplexer 24=16 a 1
d Un Multiplexer 22 = 4 a 1
2 di 6 07/12/21, 14:59
Multiplexer !
4 Il circuito digitale
in figura realizza la funzione:
Uso del Multiplexer nei circuiti digitali !
a Se S=0 allora R=x∙y, se S=1 allora R=x+y
b Se x=0 allora R=x∙y, se x=1 allora R=x+y
c Se y=0 allora R=x∙y, se y=1 allora R=x+y
d Se S=0 allora R=x+y, se S=1 allora R= x∙y
3 di 6 07/12/21, 14:59
Multiplexer !
5 Il circuito
digitale in figura realizza la funzione:
Uso del Multiplexer nei circuiti digitali !
a Se x=0 allora R=IR[20,16], se x=1 allora R=IR[15,11]
b Se y=0 allora R=IR[20,16], se y=1 allora R=IR[15,11]
c Se S=0 allora R=IR[20,16], se S=1 allora R=IR[15,11]
d Se S=0 allora R=IR[15,11], se S=1 allora R=IR[20,16]
6 La funzione realizzata dal Decodificatore N a 2N è:
Decodificatore !
a Se la sequenza binaria degli N segnali input rappresenta il numero K, allora solo il

valore 0
b Se la sequenza binaria degli N segnali di Controllo rappresenta il numero K, allora sul

terminale output è instradato il valore del dato input relativo al terminale associato al
numero K
c Se la sequenza binaria degli N segnali dei dati input rappresenta il numero K, allora sul
terminale output è instradato il valore del segnale di Controllo relativo al terminale
associato al numero K
4 di 6 07/12/21, 14:59
Multiplexer !
d Se la sequenza binaria degli N segnali input rappresenta il numero K, allora solo il

valore 1
7 Per assegnare il valore 1 al terminale output individuato tra 16 possibili uscite

disponibili e il valore 0 ai rimanenti output si utilizza il modulo combinatorio:
Decodificatore !
a Multiplexer 24=16 a 1
b Multiplexer 216 a 1
c Decodificatore 4 a 24 = 16
d Decodificatore 16 a 216
Il simbolo grafico in figura rappresenta:
Decodificatore !
a Un Decodificatore 3 a 23 = 8
b Un Multiplexer 23 = 8 a 1
c Un Multiplexer 28 a 1
d Un Decodificatore 8 a 28
5 di 6 07/12/21, 14:59
Multiplexer !
9 Per individuare la locazione da raggiungere in un blocco di registri si utilizza:
Decodificatore !
a Un Multiplexer con un numero N di terminali input uguale alla lunghezza dell'indirizzo

dei registri
b Un Decodificatore con un numero N di terminali input uguale alla lunghezza dell'indirizzo

dei registri
c Un Multiplexer con un numero N di segnali di Controllo uguale alla lunghezza

dell'indirizzo dei registri
d Un Decodificatore con un numero N di terminali output uguale alla lunghezza

dell'indirizzo dei registri
10 Per selezionare uno dei 32 registri del processore MIPS si utilizza:
Decodificatore !
a Un Multiplexer 25 = 32 a 1 perché l'indirizzo dei registri è di 5 bit
b Un Multiplexer 232 a 1 perché bisogna scegliere tra 32 registri
c Un Decodificatore 5 a 25 = 32 perché l'indirizzo dei registri è di 5 bit
d Un Decodificatore 32 a 232 perché bisogna scegliere tra 32 registri
6 di 6 07/12/21, 14:59
L'Espressione Booleana in forma Somma di Prodotti della funzione Resut che fornisce il bit
del Risultato rappresentata nella Tavola di verità dell'Addizione riportata in figura è data da:
Espressioni Booleane per il bit Somma ed il bit di Riporto !
L'espressione in figura
1 di 12 07/12/21, 15:01
L'Espressione Booleana in forma Somma di Prodotti della funzione CarryOut che fornisce il
bit del Riporto sulla posizione successiva rappresentata nella Tavola di verità dell'Addizione
riportata in figura è data da:
Espressioni Booleane per il bit Somma ed il bit di Riporto !
2 di 12 07/12/21, 15:01
La Rete Combinatoria associata all'Espressione Booleana in forma Somma di Prodotti

(rappresentata in figura) della funzione Result che fornisce il bit del Risultato dell'Addizione è
data da:
Sommatore completo a un bit !
3 di 12 07/12/21, 15:01
La Rete Combinatoria associata all'Espressione Booleana in forma Somma di Prodotti

(rappresentata in figura) della funzione CarryOut che fornisce il bit del Riporto sulla posizione
successiva è data da:
Il circuito in figura
4 di 12 07/12/21, 15:01
5 Il simbolo grafico riportato in figura rappresenta:
5 di 12 07/12/21, 15:01
La Rete Combinatoria in figura rappresenta:
ALU a un bit per AND, OR, ADD !
6 di 12 07/12/21, 15:01
Nell'ALU a un bit in figura, per selezionare il risultato delle istruzioni AND e OR ai due bit del
segnale di controllo OperationS1S0 sono assegnati i valori:
7 di 12 07/12/21, 15:01
Nell'ALU a un bit in figura, per selezionare il risultato dell'istruzione ADD ai due bit del
segnale di controllo OperationS1S0 sono assegnati i valori:
8 di 12 07/12/21, 15:01
Il segnale output denotato con CarryOut nella Rete Combiatoria in figura è inviato:
9 di 12 07/12/21, 15:01
10 Il segnale Less è selezionato dal multiplexed 4 a 1 nella Rete Combinatoria in figura

per l'esecuzione:
a Un multiplexer 2 a 1
b L'ALU a un bit relativa alla singola posizione della sequenza
10 di 12 07/12/21, 15:01
c L'ALU a 32 bit
d Il Sommatore completo che calcola l'Addizione dei bit relativi alla singola posizione
della sequenza binaria, costruito utilizzando le Reti Combinatorie minimali
a L'ALU ad un bit relativa alla singola posizione della sequenza binaria
b Il Sommatore completo che calcola l'Addizione dei bit relativi alla singola posizione
della sequenza binaria
c L'ALU a 32 bit
d Un multiplexer 2 a 1
a OperationS1S0=00 per AND, e OperationS1S0=01 per OR
b OperationS1S0=01 per AND, e OperationS1S0=00 per OR
c OperationS1S0=10 per AND, e OperationS1S0=11 per OR
d OperationS1S0=01 per AND, e OperationS1S0=10 per OR
a OperationS1S0=11
b OperationS1S0=00
c OperationS1S0=01
d OperationS1S0=10
a All'ALU ad un bit relativa alla posizione successiva come segnale di controllo del
multiplexer 2 a 1 per la scelta della forma dell'operando da utilizzare
b All'ALU ad un bit relativa alla posizione successiva come segnale di controllo del
multiplexer 4 a 1 per la scelta del risultato
c All'ALU ad un bit relativa alla posizione successiva come riporto input CarryIn
d Come output dell'ALU a 32 bit
a Dell'istruzione di salto condizionato su disuguaglianza
b Dell'istruzione set on less then
c Del calcolo dell'indirizzo di accesso in Memoria per le istruzioni load e store
d Per l'esecuzione della sottrazione dei due operandi
11 di 12 07/12/21, 15:01
12 di 12 07/12/21, 15:01
1 La Rete Combinatoria dell'ALU a 32 bit è implementata:
ALU a 32 bit per AND, OR, ADD !
a Mediante una Rete Sequenziale
b Collegando 32 ALU ad un bit relative alle specifiche posizioni con propagazione dei
riporti calcolati
c Collegando l'ALU a 32 bit che effettua le operazioni logiche con l'ALU a 32 bit che
effettua le operazioni aritmetiche.
d Costruendo una rete AND to OR per ciascuna operazione implementata
2 La propagazione del riporto nell'ALU si effettua:
a Inviando il segnale di controllo Operation S1S0 a tutte le ALU ad un bit relative alle
singole posizioni
b Inviando il riporto CarryOut calcolato dall'ALU ad un bit relativa ad una posizione come
dato input del multiplexer 4 a 1 dell'ALU ad un bit relativa alla posizione successiva
c Inviando il riporto CarryOut calcolato dall'ALU ad un bit relativa ad una posizione come
segnale di controllo del multiplexer 4 a 1 dell'ALU ad un bit relativa alla posizione
successiva
d Inviando il riporto CarryOut calcolato dall'ALU ad un bit relativa ad una posizione come
riporto input CarryIn dell'ALU ad un bit relativa alla posizione successiva
3 Il riporto CarryIn0 input dell'ALU ad un bit relativa alla posizione meno significativa è
utilizzato:
a Come segnale di controllo posto al valore 0 nel caso dell'Addizione, e al valore 1 nel
caso della Sottrazione; negli altri casi il suo valore non influenza il risultato
b Per l'esecuzione delle istruzioni relative agli operatori logici AND, OR
c Per il controllo dell'Overflow nell'esecuzione dell'Addizione
1 di 7 07/12/21, 15:02
d Sempre con il valore 0
Nel circuito dell'ALU ad un bit riportato in figura, per l'esecuzione dell'istruzione SUB
l'opposto del secondo operando si ottiene:
ALU estesa per SUB !
a Ponendo a 1 il segnale di controllo Bnegate per selezionare il valore dell'operando

complementato, e ponendo a 1 il segnale di controllo CarryIn0 dell'ALU ad un bit
relativa alla posizione meno significativa per sommare il valore 1 alla sequenza
complementata
b Ponendo a 1 segnale di controllo Bnegate per selezionare il valore dell'operando

complementato, e ponendo a 1 il segnale di controllo Ainvert per sommare il valore 1
alla sequenza complementata
c Ponendo a 1 segnale di controllo Bnegate per selezionare il valore dell'operando

complementato, e ponendo a 0 il riporto input CarryIn0 dell'ALU ad un bit relativa alla
posizione meno significativa
2 di 7 07/12/21, 15:02
d Ponendo a 1 segnale di controllo Bnegate per selezionare il valore dell'operando

complementato, e ponendo il segnale di controllo OperationS1S0=01 per sommare il
valore 1 alla sequenza complementata
Nel circuito dell'ALU ad un bit riportato in figura, la selezione mediante il multiplexer 4 a 1 del
risultato dell'esecuzione dell'istruzione SUB si realizza:
a Ponendo il valore del segnale di controllo OperationS1S0=00 per scegliere l'output del
Sommatore
b Ponendo il valore del segnale di controllo OperationS1S0=01 per scegliere l'output del
Sommatore
c Ponendo il valore del segnale di controllo OperationS1S0=10 per scegliere l'output del
Sommatore
d Ponendo il valore del segnale di controllo OperationS1S0=11 per scegliere l'output del
Sommatore
3 di 7 07/12/21, 15:02
Nel circuito dell'ALU a 32 bit riportato in figura, il segnale di controllo Bnegate fornisce anche
il valore del segnale di controllo CarryIn0 del riporto input dell'ALU a un bit relativa alla
posizione meno significativa perché:
a Il valore del segnale CarryIn0 viene cambiato dal segnale Operation in base all'istruzione
da eseguire
b Il valore del segnale Binvert viene cambiato dal segnale Operation in base all'istruzione
da eseguire
c Il segnale CarryIn0 influenza solo le operazioni Aritmetiche che coinvolgono il

Sommatore e in questi casi ha lo stesso valore del segnale Bnegate; negli altri casi il
risultato non dipende dal valore di CarryIn0
4 di 7 07/12/21, 15:02
d I valori assunti dai due segnali sono sempre uguali per tutte le operazione eseguite
dall'ALU
7 In base alla Legge di De Morgan l'operatore logico NOR è uguale:
ALU estesa per NOR e la pseudoistruzione NOT !
a All'Addizione degli operandi complementati
b All'OR degli operandi complementati
c All'OR esclusivo degli operandi
d All'AND degli operandi complementati
Nel circuito dell'ALU a un bit in figura, il risultato dell''istruzione NOR si ottiene:
5 di 7 07/12/21, 15:02
a Ponendo Ainvert=1 e Bnegate=1 per complementare bit a bit gli operandi, ed il segnale
di controllo OperationS1S0=00 per scegliere l'output della porta AND
b Ponendo Ainvert=0 e Bnegate=0 per complementare bit a bit gli operandi, ed il segnale
di controllo OperationS1S0=00 per scegliere l'output della porta AND
c Ponendo Ainvert=1 e Bnegate=1 per complementare bit a bit gli operandi, ed il segnale
di controllo OperationS1S0=10 per scegliere l'output del Sommatore
d Ponendo Ainvert=0 e Bnegate=0 per complementare bit a bit gli operandi, ed il segnale
di controllo OperationS1S0=10 per scegliere l'output del Sommatore
Nel circuito dell'ALU a 32 bit riportato in figura, i segnali Ainvert e Bnegate consentono di:
a Determinare il valore del segnale Overflow
6 di 7 07/12/21, 15:02
b Scegliere il risultato dell'operazione effettuata dall'ALU
c Scegliere di effettuare la Sottrazione quando sono posti entrambi a 1
d Scegliere il valore dell'operando complementato quando sono posti a 1 e non

complementato quando sono posti a 0
10 La pseudoistruzione dell'Assembly MIPS not $s1, $t0 è eseguita mediante:
a L'istruzione sub $s1, $zero, $t0
b L'istruzione nor $s1, $t0, $zero
c L'istruzione or $s1, $t0, $zero
d L'istruzione and $s1, $t0, $zero
7 di 7 07/12/21, 15:02
Nell'ALU ad un bit relativa alla posizione più significativa il figura, il segnale output Overflow
generato dalla porta XOR è uguale a 1 quando:
Segnale di Overflow !
a Il risultato calcolato dal Sommatore è uguale a 0
b I riporti sono diversi perché il calcolo dell'Addizione ha determinato l'Errore di Overflow
c I segnali Ainvert e Bnegate sono entrambi uguali a 1
d I riporti sono uguali perché il calcolo dell'Addizione ha determinato l'Errore di Overflow
2 Il valore del segnale Zero utilizzato nell'esecuzione dell'istruzione BEQ è calcolato

dall'ALU mediante:
ALU estesa per BEQ !
1 di 9 07/12/21, 15:04
Nell'ALU a 32 bit in figura quando il segnale output Zero vale 1 si ha che:
ALU estesa per BEQ !
a La porta NOR che calcola l'OR negato dei bit del risultato della sottrazione dei due
operandi dell'istruzione BEQ
b La porta XOR che calcola l'OR esclusivo dei riporti CarryIn e CarryOut nell'ALU ad un
bit relativa alla posizione più significativa
c I segnali Ainvert e Bnegate entrambi posti uguali a 1
d Il valore output CarryOut calcolato dal Sommatore dell'ALU a un bit relativa alla
posizione più significativa
a Nella esecuzione dell'istruzione ADD si è determinato un Errore di Overflow
b Nella esecuzione dell'istruzione BEQ di salto condizionato su uguaglianza il salto non

viene effettuato perché gli operandi risultano diversi
c Nella esecuzione dell'istruzione BEQ di salto condizionato su uguaglianza il salto viene

effettuato perché gli operandi risultano uguali
d Nella esecuzione dell'istruzione set on less then la relazione di minore tra gli operandi
non è verificata
2 di 9 07/12/21, 15:04
Nel simbolo grafico dell'ALU in figura, i 4 bit del segnale indicato col nome controllo ALU, che
fornisce i valori dei segnali Ainvert, Bnegate, OperationS1S0, per l'esecuzione dell'istruzione
ADD sono posti uguali a:
Simbolo grafico dell'ALU !
a Controllo ALU = 1100
b Controllo ALU = 0101
c Controllo ALU = 0000
d Controllo ALU = 0010
3 di 9 07/12/21, 15:04
SUB sono posti uguali a:
4 di 9 07/12/21, 15:04
AND sono posti uguali a:
5 di 9 07/12/21, 15:04
OR sono posti uguali a:
6 di 9 07/12/21, 15:04
NOR sono posti uguali a:
7 di 9 07/12/21, 15:04
BEQ sono posti uguali a:
8 di 9 07/12/21, 15:04
10
fornisce i valori dei segnali Ainvert, Bnegate, OperationS1S0, per l'esecuzione delle istruzioni
SUB e BEQ sono:
a Diversi perché SUB ha Formato di Tipo R e BEQ ha Formato di Tipo I
b Diversi perché per SUB si scrive il Risutato nel registro destinazione e per BEQ si
utilizza il segnale Zero calcolato dalla porta NOR
c Diversi perché SUB è una operazione Aritmetico-Logica e BEQ è una istruzione di

salto
d Uguali perché l'ALU effettua in entrambi i casi una sottrazione, ma per SUB si utilizza il
Risultato e per BEQ si utilizza il segnale Zero calcolato in base al Risultato.
9 di 9 07/12/21, 15:04
1 Il processo di computazione di una Rete Sequenziale è analogo a quello di una

Macchina di Turing perché:
Rete Sequenziale !
a La Rete Sequenziale computa una funzione senza capacità di memorizzazione
b La Rete Sequenziale può assumere un numero finito di stati e il valore dello stato
successivo dipende dal valore dello stato attuale e dell'input esterno
c La Rete Sequenziale è realizzata connettendo porte logiche
d La Rete Sequenziale invia i risultati calcolati su dispositivi output esterni
2 Il circuito di una Rete Sequenziale è caratterizzato da:
Rete Sequenziale !
a Un numero finito di terminali input e output
b Presenza di porte logiche AND, OR e NOT connesse tra loro
c Assenza di cicli nei collegamenti tra le porte logiche che costituiscono la Rete
d Presenza di cicli nei collegamenti tra le porte logiche, che determinano il verificarsi di
feedback nel comportamento dinamico del circuito
3 Dal punto di vista implementativo l'Unità Centrale di Elaborazione (CPU) di un computer

è:
Rete Sequenziale !
a Una Rete Sequenziale
b Un circuito digitale che calcola la corrispondenza tra input e output descritta da una
funzione binaria di variabili binarie
c Una Rete Combinatoria
d Un dispositivo di memorizzazione
4 In una Rete Sequenziale il segnale periodico clock è utilizzato per:
Il segnale clock !
1 di 4 07/12/21, 15:05

Rete Sequenziale !
a Sospendere l'esecuzione del programma per consentire la lettura di dati provenienti da

dispositivi esterni
b Interrompere l'esecuzione di un programma se diventa troppo lunga
c Individuare l'istante in cui avviene il cambiamento di stato della Rete Sequenzialecon

con la scrittura dei registri, e assicurare la stabilità dei valori dei segnali calcolati
d Avviare l'esecuzione del programma
5 La relazione che lega la Frequenza con la Durata di un segnale periodico è:
Il segnale clock !
a Frequenza /Durata = 1
b Frequenza + Durata = 1
c Frequenza = 1 / Durata
d Frequenza = - Durata
6 La Frequenza di un segnale periodico è data da:
Il segnale clock !
a Il numero di ripetizioni del periodo che si verificano nell'unità di tempo
b La durata del periodo del segnale
c L'ampiezza dell'intervallo di tempo in cui il segnale ha valore alto
d Il rapporto tra le ampiezze degli intervalli in cui il segnale è alto e basso
7 L'unità di misura della Frequenza di un segnale periodico, denominata Hertz e

rappresentata dal simbolo Hz, è riferita a:
Il segnale clock !
a Il rapporto tra la durata del periodo del segnale e l'unità di tempo di un secondo
b Il numero di ripetizioni del periodo che si verificano in un secondo
c Il rapporto tra la durata del periodo del segnale e l'unità di tempo di un minuto
2 di 4 07/12/21, 15:05

Rete Sequenziale !
d Il numero di ripetizioni del periodo che si verificano in un minuto
8 La frequenza di un segnale periodico data da un Giga Hertz corrisponde al valore:
Il segnale clock !
a 1 GHz = 1012 cicli al secondo
b 1 GHz = 106 cicli al secondo
c 1 GHz = 103 cicli al secondo
d 1 GHz = 109 cicli al secondo
9 La tecnica di Temporizzazione sensibile ai fronti utilizzata per sincronizzare una Rete

Sequenziale sceglie uno dei fronti del segnale di clock (di salita o di discesa), detto "fronte
attivo", come istante di tempo in cui:
Il segnale clock !
a Memorizzare il cambiamento di stato nei registri della Rete Sequenziale
b Eseguire i calcoli nella parte combinatoria della Rete Sequenziale
c Avviare l'esecuzione del programma
d Consentire la lettura di dati provenienti da dispositivi esterni
3 di 4 07/12/21, 15:05

Rete Sequenziale !
10
Lo schema in figura rappresenta la strutturazione di base del circuito che implementa:
Cenni sulla realizzazione di una Rete Sequenziale !
a L'Unità Aritmetico-Logica (ALU)
b La Memoria del computer
c Una Rete Combinatoria
d Una Rete Sequenziale
4 di 4 07/12/21, 15:05
1 L'Unità Centrale di Elaborazione (CPU) è una Rete Sequenziale costituita da:
La CPU come Rete Sequenziale !
a L'Unità di Controllo e la Memoria
b L'Unità di Controllo e l'Unità di Elaborazione Dati (datapath)
c L'Unità Aritmetico Logica (ALU) e la Memoria
d L'Unità di Elaborazione Dati (datapath) e la Memoria
Lo schema riportato in figura rappresenta:
a La struttura dei dispositivi di memorizzazione dell'Architettura MIPS
b La struttura del circuito dell'Unità di Controllo (UC) a ciclo singolo dell'Architettura MIPS
per le istruzioni lw, sw, beq, Aritmetico-Logiche con Formato di Tipo R, e le sue
connessioni con la Memoria
1 di 4 07/12/21, 15:06
c La struttura del circuito dell'Unità Aritmetico-Logica (ALU) dell'Architettura MIPS, e le

sue connessioni con la Memoria
d La struttura del circuito della Unità Centrale di Elaborazione (CPU) a ciclo singolo
dell'Architettura MIPS per le istruzioni lw, sw, beq, Aritmetico-Logiche con Formato di
Tipo R, e le sue connessioni con la Memoria
3 I dispositivi di memorizzazione posti all'interno della Unità Centrale di Elaborazione a

ciclo singolo del MIPS (CPU) sono:
a Il registro Program Counter
b Il registro Program Counter ed il blocco dei 32 Registri del processore
c Il blocco dei 32 Registri del processore
d La Memoria e l'ALU
4 L'implementazione della Unità Centrale di Elaborazione (CPU) in base all'approccio a

ciclo singolo richiede che:
Implementazione a ciclo singolo !
a Le operazioni relative alla esecuzione di una istruzione devono avvenire tutte durante un
unico ciclo di clock
b Il prelievo dell'istruzione dalla Memoria deve avvenire in un ciclo di clock separato

dall'esecuzione delle relative operazioni
c Ogni operazione relativa all'esecuzione di una istruzione deve avvenire in un ciclo

separato
d La durata del ciclo di clok deve variare a seconda dell'istruzione da eseguire
5 La temporizzazione sensibile ai fronti della Unità Centrale di Elaborazione (CPU)

richiede che:
Implementazione a ciclo singolo !
a La durata del ciclo di clock deve variare a seconda dell'istruzione da eseguire
b Ogni operazione relativa all'esecuzione di una istruzione deve avvenire in un ciclo di

clock separato
2 di 4 07/12/21, 15:06
c Il cambiamento di stato determinato dalla scrittura dei registri deve avvenire nell'istante
di tempo individuato dal fronte di salita o di discesa scelto come fronte attivo del
segnale di clock
d La durata dell'esecuzione deve essere calcolata in base agli istanti di tempo individuati
dal fronte di salita o di discesa scelto come fronte attivo del segnale di clock
6 La fase di Prelievo con cui inizia l'esecuzione di ogni istruzione consiste nella:
Prelievo ed esecuzione dell'istruzione !
a Lettura in Memoria degli operandi dell'istruzione
b Lettura nel blocco dei Registri del processore dei 6 bit del Codice Operativo contenuto
nella sequenza binaria che rappresenta l'istruzione in Linguaggio Macchina
c Lettura in Memoria della sequenza binaria che rappresenta l'istruzione in Linguaggio

Macchina
d Lettura nel blocco dei Registri del processore degli operandi dell'istruzione
7 L'indirizzo di accesso in Memoria utilizzato nella fase di prelievo dell'istruzione è

contenuto:
a Nel blocco dei registri del processore
b Nel registro Program Counter
c Sui terminali output del Sommatore che calcola l'aggiornamento dell'indirizzo
d Nella Unità di Controllo (UC)
8 La lettura anticipata di due Registri del processore, fatta dopo la fase di Prelievo mentre
l'Unità di Controllo calcola il valore dei segnali di controllo, è effettuata allo scopo di:
a Ridurre il tempo di esecuzione delle istruzioni che richiedono la lettura degli operandi nei
Registri
b Calcolare l'indirizzo da scrivere nel Program Counter
c Leggere il codice operativo dell'istruzione
3 di 4 07/12/21, 15:06
d Calcolare l'indirizzo della prossima istruzione da eseguire
9 Se l'istruzione in esecuzione non richiede operandi, la lettura anticipata dei due

Registri, fatta dopo la fase di Prelievo mentre l'Unità di Controllo calcola il valore dei segnali
di controllo, risulta:
a Utile perché serve per calcolare l'indirizzo della prossima istruzione da eseguire
b Utile perché serve per calcolare l'indirizzo da scrivere nel Program Counter
c Utile perché serve per leggere il codice operativo dell'istruzione
d Inutile, ma non determina spreco di tempo perché è effettuata contemporaneamente ad

altre operazioni necessarie per l'esecuzione dell'istruzione
10 Quando l'Unità di Controllo termina il calcolo dei valori dei segnali di controllo
l'esecuzione dell'istruzione viene completata dalla Unità di Elaborazione Dati effettuando:
a La lettura in Memoria della sequenza binaria che rappresenta l'istruzione in Linguaggio

Macchina
b La lettura nel Program Counter della sequenza binaria che rappresenta l'istruzione in
Linguaggio Macchina
c Le operazioni relative all'istruzione e la scrittura dei registri
d La lettura del campo Codice Operativo
4 di 4 07/12/21, 15:06
1 I 32 bit contenuti nel Program Counter forniscono:
Prelievo dell'istruzione !
a Il numero di istruzioni del programma già eseguite
b L'indirizzo del Registro del processore che contiene l'istruzione da eseguire

rappresentata in Linguaggio Macchina
c La sequenza che rappresenta l'istruzione in Linguaggio Macchina da eseguire
d L'indirizzo del primo dei 4 Byte della parola di Memoria che contiene l'istruzione da
eseguire rappresentata in Linguaggio Macchina
Lo schema in figura rappresenta la parte del circuito della CPU MIPS a ciclo singolo coinvolta
in:
a Fase di Prelievo dell'istruzione da eseguire
1 di 9 07/12/21, 15:08
b Aggiornamento del Program Counter con l'indirizzo della prossima istruzione da

eseguire
c Lettura anticipata dei due Registri del processore i cui contenuti possono costituire
operandi dell'istruzione in esecuzione
d Lettura di un operando dalla Memoria
Nello schema in figura la notazione Istruzione[31-26] rappresenta:
a L'indirizzo dell'istruzione successiva che l'Unità di Controllo invia al Program Counter
b I 6 bit del campo Codice Operativo dell'istruzione in esecuzione inviati in input alla Unità
di Controllo
c L'indirizzo del Registro da scrivere che l'Unità di Controllo invia al multiplexer
d Il dato da scrivere che l'Unità di Controllo invia al multiplexer
2 di 9 07/12/21, 15:08
in:
Aggiornamento del Program Counter !
a Esecuzione dell'operazione di Addizione relativa all'istruzione add
b Fase di Prelievo dell'istruzione da eseguire
c Aggiornamento del Program Counter con l'indirizzo della prossima istruzione da

eseguire
d Lettura anticipata dei due Registri del processore i cui contenuti possono costituire
3 di 9 07/12/21, 15:08
Nello schema in figura il multiplexer seleziona l'indirizzo con cui aggiornare il Program
Counter scegliendo tra:
a Il risultato calcolato dall'ALU e il dato letto in una parola di memoria nell'esecuzione

dell'istruzione lw
b L'indirizzo dell'istruzione successiva a quella in esecuzione e l'indirizzo di salto

condizionato da usare nell'esecuzione dell'istruzione beq
c L'indirizzo dell'istruzione successiva a quella in esecuzione e l'indirizzo di accesso in

Memoria da usare nell'esecuzione dell'istruzione sw
d L'indirizzo dell'istruzione successiva a quella in esecuzione e l'indirizzo di accesso in

Memoria da usare nell'esecuzione dell'istruzione lw
4 di 9 07/12/21, 15:08
Nello schema in figura, quando si ha il valore del segnale di controllo Branch=0 il multiplexer
seleziona:
a L'indirizzo calcolato dall'ALU inviato sull'ingresso dati 1
b L'indirizzo di salto condizionato inviato sull'ingresso dati 1 dalla parte del circuito della
CPU che lo calcola
c L'indirizzo dell'istruzione successiva a quella in esecuzione calcolato dal Sommatore ed

inviato sull'ingresso dati 0
d L'indirizzo dell'istruzione attualmente in esecuzione
5 di 9 07/12/21, 15:08
Nello schema in figura, quando si ha il valore del segnale di controllo Branch=1 e il segnale
generato dall'ALU Zero=1 il multiplexer seleziona:
a L'indirizzo dell'istruzione attualmente in esecuzione
b L'indirizzo dell'istruzione successiva a quella in esecuzione calcolato dal Sommatore ed

c L'indirizzo calcolato dall'ALU inviato sull'ingresso dati 0
d L'indirizzo di salto condizionato inviato sull'ingresso dati 1 dalla parte del circuito della
CPU che lo calcola
6 di 9 07/12/21, 15:08
Nello schema in figura, quando si ha il valore del segnale di controllo Branch=1 e il segnale
generato dall'ALU Zero=0 il multiplexer seleziona:
a L'indirizzo di salto condizionato inviato sull'ingresso dati 1 dalla parte del circuito della
CPU che lo calcola
b L'indirizzo dell'istruzione successiva a quella in esecuzione calcolato dal Sommatore ed

c L'indirizzo calcolato dall'ALU inviato sull'ingresso dati 1
d L'indirizzo dell'istruzione attualmente in esecuzione
7 di 9 07/12/21, 15:08
in:
Lettura dei Registri del processore !
a Fase di prelievo dell'istruzione da eseguire
b Scrittura di un Registro del processore attivata dal valore 1 del segnale di controllo
RegWrite
c Lettura anticipata dei due Registri del processore i cui contenuti possono costituire
d Aggiornamento del Program Counter
8 di 9 07/12/21, 15:08
10
Nello schema in figura le notazione Istruzioni[25-21] e Istruzioni[20-16] rappresentano:
Lettura dei Registri del processore !
a I due campi di 5 bit che forniscono gli indirizzi degli operandi da leggere
anticipatamente nei Registri del processore
b I due campi che forniscono l'indirizzo ed il valore del dato da scrivere nel Registro del
Processore
c L'indirizzo ed il valore del dato letto nel Registro del Processore
d I due valori degli operandi di 32 bit letti anticipatamente nei Registri del processore
9 di 9 07/12/21, 15:08
1 Nell'implementazione delle istruzioni Aritmetico-Logiche di Tipo R l'indirizzo del registro

in cui viene scritto il risultato è nel campo:
Formato di Tipo R e Indirizzamento tramite Registro !
a Istruzione[31-26] dell'istruzione letta dalla Memoria
b Istruzione[15-11] dell'istruzione letta dalla Memoria
c Istruzione[25-21] dell'istruzione letta dalla Memoria
d Istruzione[20-16] dell'istruzione letta dalla Memoria
2 Per le istruzioni Aritmetico-Logiche MIPS di Tipo R la lettura anticipata dei Registri del
processore è una ottimizzazione del tempo di esecuzione perché:
a Fornisce sui terminali output Dato letto 1 e Dato letto 2 i valori dei due operandi
dell'ALU contenuti nei Registri con indirizzi nei campi Istruzione[25-21] e
Istruzione[20-16]
b Fornisce sui terminali output Dato letto 1 e Dato letto 2 i valori dei due operandi
Istruzione[20-16]
c Fornisce sui terminali output Dato letto 1 e Dato letto 2 i valori dei due operandi
Istruzione[15-0]
d Fornisce sui terminali output Dato letto 1 e Dato letto 2 i valori dei due operandi
Istruzione[15-11]
1 di 9 07/12/21, 15:09

Lo schema in figura rappresenta la computazione che si svolge nella parte del circuito della
CPU MIPS a ciclo singolo relativa a:
Esecuzione delle istruzioni Aritmetico-Logiche di Tipo R !
a Istruzione di salto condizionato BEQ
b Istruzioni di trasferimento dati Load word e Store word
c Istruzioni Aritmetico-Logiche di Tipo R
d Prelievo dell'istruzione da eseguire e lettura anticipata dei Registri
2 di 9 07/12/21, 15:09

Nella parte della CPU a ciclo singolo relativa alle istruzioni Aritmetico-Logiche MIPS di Tipo R
riportata in figura, il multiplexer controllato dal segnale AluSrc seleziona:
a L'indirizzo del Registro del processore in cui scrivere
b Il Dato da scrivere nel Registro del processore
c Il secondo operando dell'ALU
d L'operazione eseguita dall'ALU
3 di 9 07/12/21, 15:09

riportata in figura, il multiplexer controllato dal segnale MemtoReg seleziona:
a L'operazione eseguita dall'ALU
b Il secondo operando dell'ALU
c L'indirizzo del Registro del processore in cui scrivere
d Il Dato da scrivere nel Registro del processore
4 di 9 07/12/21, 15:09

riportata in figura, il multiplexer controllato dal segnale RegDst seleziona:
a Il Dato da scrivere nel Registro del processore
b L'indirizzo del Registro del processore in cui scrivere
c Il secondo operando dell'ALU
5 di 9 07/12/21, 15:09

riportata in figura, con il valore del segnale di controllo MemtoReg=0 il multiplexer seleziona:
Segnali di controllo per le istruzioni Aritmetico-Logiche di Tipo R !
a Il risultato calcolato dall'ALU come Dato da scrivere nel registro
b Il contenuto del campo di 5 bit Istruzione[15-11] come indirizzo del Registro del
processore in cui scrivere il Dato
c Il contenuto del Registro del processore letto in anticipo disponibile sul termiminale
output Dato letto 2 come secondo operando dell'ALU
6 di 9 07/12/21, 15:09

riportata in figura, con il valore del segnale di controllo RegDst=1 il multiplexer seleziona:
b Il risultato calcolato dall'ALU come Dato da scrivere nel registro
c Il contenuto del campo di 5 bit Istruzione[15-11] come indirizzo del Registro del
d Il contenuto del Registro del processore letto in anticipo disponibile sul termiminale
7 di 9 07/12/21, 15:09

riportata in figura, con il valore del segnale di controllo AluSrc=0 il multiplexer seleziona:
b Il contenuto del campo di 5 bit Istruzione[15-11] come indirizzo del Registro del
c Il risultato calcolato dall'ALU come Dato da scrivere nel registro
d Il contenuto del Registro del processore letto in anticipo disponibile sul termiminale
8 di 9 07/12/21, 15:09

10
riportata in figura, i 4 bit del segnale Controllo ALU forniscono:
a L'indirizzo del Registro del processore in cui scrivere il risultato calcolato dall'ALU
b L'indirizzo del Registro del processore che contiene il secondo operando dell'ALU
c I valori dei segnali di controllo Ainvert, Bnegate, OperazioneS1S0 che stabiliscolo

l'operazione che l'ALU deve eseguire
d I segnali di controllo del multiplexer che seleziona i due operandi dell'ALU
9 di 9 07/12/21, 15:09
Esecuzione delle istruzioni di trasferimento dati lw e sw !
a Esecuzione dell'struzione di salto condizionato su uguaglianza
b Esecuzione dell'istruzione Load word
c Esecuzione delle istruzioni Aritmetico-Logiche di Tipo R
d Esecuzione dell'istruzione Store word
1 di 10 07/12/21, 15:11
Nella parte della CPU a ciclo singolo relativa all'istruzione LOAD word riportata in figura,
l'indirizzo di accesso in Memoria proviene:
Formato di Tipo I e Indirizzamento tramite Base e Offset !
a Direttamente dal terminale output dell'ALU che fornisce il risultato dell'addizione del
contenuto nel Registro Base con indirizzo nel campo Istruzione[25-21] con il valore
dell'Offset contenuto nel campo Istruzione[15-0] Esteso di segno a 32 bit
b Direttamente dal terminale output Dato letto 1 del blocco dei Registri, che fornisce il
contenuto del registro di indirizzo Istruzione [25-21] letto anticipatamente
c Direttamente dal terminale output Dato letto 2 del blocco dei Registri, che fornisce il
d Direttamente dal valore contenuto nel campo Istruzione[15-0] Esteso di segno a 32 bit
2 di 10 07/12/21, 15:11
Nella parte della CPU a ciclo singolo relativa all'istruzione LOAD word riportata in figura, il
multiplexer controllato dal segnale AluSrc effettua la selezione:
Segnali di controllo per le istruzioni di trasferimento dati lw e sw !
a In base al valore AluSrc=0, che instrada in output il valore nel campo Istruzione[15-0],
come operando dell'ALU
b In base al valore AluSrc=0, che instrada in output il valore Dato letto 2 letto
anticipatamente nel blocco dei Registri, come operando dell'ALU
c In base al valore AluSrc=1, che instrada in output il valore nel campo Istruzione[15-0]
Esteso di segno a 32 bit, come operando dell'ALU
d In base al valore AluSrc=1, che instrada in output il valoreDato letto1 letto

3 di 10 07/12/21, 15:11
multiplexer controllato dal segnale MemtoReg effettua la selezione:
a In base al valore MemtoReg=1, che instrada in output il valore letto in Memoria

attivando la lettura con MemRead=1, come dato da scrivere nel Registro del processore
b In base al valore MemtoReg=0, che instrada in output il risultato calcolato dall'ALU,

come dato da scrivere nel Registro del processore
c In base al valore MemtoReg=0, che instrada in output il campo Istruzione[20-16], come

indirizzo del Registro del processore dove scrivere il Dato
d In base al valore MemtoReg=1, che instrada in output il campo Istruzione[15-11] , come

indirizzo del Registro del processore dove scrivere il Dato
4 di 10 07/12/21, 15:11
multiplexer controllato dal segnale RegDst effettua la selezione:
a In base al valore RegDst=0, che instrada in output il risultato calcolato dall'ALU, come
dato da scrivere nel Registro del processore
b In base al valore RegDst=1, che instrada in output il valore letto in Memoria, come dato
da scrivere nel Registro del processore
c In base al valore RegDst=0, che instrada in output il campo Istruzione[20-16], come

indirizzo del Registro del processore dove scrivere
d In base al valore RegDst=1, che instrada in output il campo Istruzione[15-11], come

indirizzo del Registro del processore dove scrivere
5 di 10 07/12/21, 15:11
a Esecuzione dell'istruzione Load word
b Esecuzione dell'struzione Store word
d Esecuzione dell'istruzione di salto condizionato su uguaglianza
6 di 10 07/12/21, 15:11
Nella parte della CPU a ciclo singolo relativa all'istruzione STORE word riportata in figura, il
a In base al valore AluSrc=1, che instrada in output il valore nel campo Istruzione[15-0]
Esteso di segno a 32 bit, come operando dell'ALU
b In base al valore AluSrc=0, che instrada in output il valore Dato letto 2 letto
c In base al valore AluSrc=1, che instrada in output il valoreDato letto1 letto

d In base al valore AluSrc=0, che instrada in output il valore nel campo Istruzione[15-0],
come operando dell'ALU
7 di 10 07/12/21, 15:11
Nella parte della CPU a ciclo singolo relativa all'istruzione STORE word riportata in figura,
l'indirizzo di accesso in Memoria proviene:
Formato di Tipo I e Indirizzamento tramite Base e Offset !
a Direttamente dal valore contenuto nel campo Istruzione[15-0] Esteso di segno a 32 bit
c Direttamente dal terminale output Dato letto 2 del blocco dei Registri, che fornisce il
d Direttamente dal terminale output dell'ALU che fornisce il risultato dell'addizione del
contenuto nel Registro Base con indirizzo nel campo Istruzione[25-21] con il valore
dell'Offset contenuto nel campo Istruzione[15-0] Esteso di segno a 32 bit
8 di 10 07/12/21, 15:11
Nella parte della CPU a ciclo singolo relativa all'istruzione STORE word riportata in figura, il
valore del Dato da scrivere in Memoria proviene:
a Direttamente dal terminale output dell'ALU che fornisce il risultato, e la scrittura è

attivata con MemWrite=1
contenuto del registro di indirizzo Istruzione [20-16] letto anticipatamente, e la scrittura è
attivata con MemWrite=1
c Direttamente dal Program Counter aggiornato, e la scrittura è attivata con MemWrite=1
d Direttamente dal valore contenuto nel campo Istruzione[15-0] Esteso di segno a 32 bit, e
la scrittura è attivata con MemWrite=1
10 Per le istruzioni di trasferimento dati Load word e Store word la lettura anticipata dei
Registri del processore è una ottimizzazione del tempo di esecuzione perché:
a Fornisce sul terminale output Dato letto 1 l'indirizzo di accesso in Memoria
b Fornisce sul terminale output Dato letto 2 il contenuto del Registro Base di indirizzo
Istruzione[15-0] come operando dell'ALU per il calcolo dell'indirizzo di accesso in
Memoria
9 di 10 07/12/21, 15:11
c Fornisce sul terminale output Dato letto 1 il contenuto del Registro da cui leggere o in
cui scrivere il dato che viene trasferito
d Fornisce sul terminale output Dato letto 1 il contenuto del Registro Base di indirizzo
Istruzione[25-21] come operando dell'ALU per il calcolo dell'indirizzo di accesso in
Memoria
10 di 10 07/12/21, 15:11
1 Per l'istruzione di salto condizionato su uguaglianza BEQ l'implementazione della

regola per il calcolo dell'indirizzo di salto è data da:
Formato di Tipo I e Indirizzamento relativo al Program Counter !
a Valore contenuto nel Registro Base con indirizzo nel campo Istruzione[25-21]
addizionato al numero di istruzioni da saltare contenuto nel campo Istruzione[15-0]
Esteso di segno a 32 bite Shiftato a sinistra di 2 posizioni
b Valore contenuto nel Registro Base con indirizzo nel campo Istruzione[25-21]
addizionato al valore dell'Offset contenuto nel campo Istruzione[15-0] Esteso di segno a
32 bit
c Valore contenuto nel Program Counter addizionato al valore contenuto nel Registro
Base con indirizzo nel campo Istruzione[25-21]
d Valore contenuto nel Program Counter addizionato al numero di istruzioni da saltare

contenuto nel campo Istruzione[15-0] Esteso di segno a 32 bit e Shiftato a sinistra di 2
posizioni
2 Per l'istruzione di salto condizionato su uguaglianza BEQ la lettura anticipata dei

Registri del processore è una ottimizzazione del tempo di esecuzione perché:
Esecuzione dell'istruzione BEQ !
a Fornisce sui terminali output Dato letto 1 e Dato letto 2 il contenuto dei Registri di
indirizzo Istruzione[31-26] e Istruzione[15-11] come operandi dell'ALU per il calcolo
dell'indirizzo di salto
b Fornisce sui terminali output Dato letto 1 e Dato letto 2 il contenuto dei Registri di
indirizzo Istruzione[25-21] e Istruzione[20-16] come operandi dell'ALU per il calcolo
dell'indirizzo di salto
c Fornisce sui terminali output Dato letto 1 e Dato letto 2 il contenuto dei Registri di
indirizzo Istruzione[25-21] e Istruzione[20-16] come operandi dell'ALU da confrontare
per stabilire la condizione di salto
d Fornisce sui terminali output Dato letto 1 e Dato letto 2 il contenuto dei Registri di
indirizzo Istruzione[31-26] e Istruzione[15-0] come operandi dell'ALU da confrontare per
stabilire la condizione di salto
1 di 9 07/12/21, 15:12

a Esecuzione dell'struzione Store word
b Esecuzione dell'struzione di salto condizionato su uguaglianza BEQ
d Esecuzione dell'istruzione Load word
2 di 9 07/12/21, 15:12

Nella parte della CPU a ciclo singolo relativa all'istruzione BEQ riportata in figura, l'indirizzo di
salto condizionato su uguaglianza è calcolato:
a Dall'ALU che riceve come operandi il contenuto dei Registri di indirizzo Istruzione[25-21]
e Istruzione[20-16] letti anticipatamente, ed effettua la sottrazione in base al valore del
segnale Controllo ALU
b Dal Sommatore a destra che riceve come operandi il contenuto del Program Counter
incrementato di 4 e il contenuto nel campo Istruzione[15-0] Esteso di segno a 32 bit e
Shiftato a sinistra di 2 posizioni
c Dal Sommatore a sinistra che riceve come operandi il contenuto del Program Counter e
la costante 4
d Dall'ALU che riceve come operandi il contenuto del Program Counter incrementato di 4
e il contenuto nel campo Istruzione[15-0] Esteso di segno a 32 bit e Shiftato a sinistra di
2 posizioni, ed effettua l'operazione in base al valore del segnale Controllo ALU
3 di 9 07/12/21, 15:12

Nella parte della CPU a ciclo singolo relativa all'istruzione BEQ riportata in figura, l'esito del
test sulla condizione di uguaglianza per il salto condizionato è calcolato:
a Dall'ALU che fornisce in output il valore del segnale Zero come NOR dei bit del risultato
della sottrazione tra Dato letto 1 e Dato letto 2, che sono i contenuti dei Registri di
indirizzo Istruzione[25-21] e Istruzione[20-16] letti in anticipo
b Dal Sommatore a destra che addiziona il contenuto del Program Counter incrementato
di 4 e il contenuto nel campo Istruzione[15-0] Esteso di segno a 32 bit e Shiftato a
sinistra di 2 posizioni
c Dal Sommatore a sinistra che addiziona il contenuto del Program Counter e la costante
4
d Dall'ALU che riceve come operandi il contenuto del Program Counter incrementato di 4
e il contenuto nel campo Istruzione[15-0] Esteso di segno a 32 bit e Shiftato a sinistra di
2 posizioni, ed effettua l'operazione in base al valore del segnale Controllo ALU
4 di 9 07/12/21, 15:12

Nella parte della CPU a ciclo singolo relativa all'istruzione BEQ riportata in figura, il
Segnali di controllo per l'istruzione BEQ !
a In base al valore AluSrc=1, che instrada come operando dell'ALU il valore nel campo
Istruzione[15-0] Esteso di segno
b In base al valore AluSrc=0, che instrada come operando dell'ALU il valore Dato letto 2
contenuto nel Registro di indirizzo Istruzione[20-16] letto in anticipo
c In base al valore AluSrc=1, che instrada come operando dell'ALU il valore Dato letto 1
contenuto nel Registro di indirizzo Istruzione[25-21] letto in anticipo
d In base al valore AluSrc=0, che instrada come operando dell'ALU il valore contenuto nel
campo Istruzione[15-0]
5 di 9 07/12/21, 15:12

multiplexer che sceglie l'indirizzo della prossima istruzione da scrivere nel Program Counter
effettua la selezione:
a In base al valore AluSrc=0, che instrada in output il valore Dato letto 2 contenuto nel
Registro di indirizzo Istruzione[20-16] letto in anticipo, che fornisce l'indirizzo di salto
b In base al valore RegDst=0, che instrada in output il campo Istruzione[20-16], come

indirizzo del Registro del processore che contiene l'indirizzo di salto
c In base al valore MemtoReg=1, che instrada in output il valore letto in Memoria, che
fornisce l'indirizzo di salto
d In base al valore output della porta che fornisce l'and tra il segnale di controllo
Branch=1 e il segnale Zero calcolato dall'ALU
6 di 9 07/12/21, 15:12

dispositivo combinatorio Estensione del segno effettua:
a L'estensione a 32 bit della sequenza input Istruzione[31-26] aggiungendo i bit nelle

posizioni più significative con valore uguale al bit di segno
b L'estensione a 32 bit della sequenza input Istruzione[20-16] aggiungendo i bit nelle

c L'estensione a 32 bit della sequenza input Istruzione[15-0] aggiungendo i bit nelle

d L'estensione a 32 bit della sequenza input Istruzione[25-21] aggiungendo i bit nelle

7 di 9 07/12/21, 15:12

dispositivo combinatorio Shift a sinistra effettua:
a Lo shift a sinistra di 2 posizioni della sequenza di 32 bit ricevuta in input dal campo
Istruzione[15-0], ponendo a 0 le posizioni lasciate libere
b Lo shift a sinistra di 2 posizioni della sequenza di 32 bit ricevuta in input dal dispositivo
Estensione del segno, ponendo a 0 le posizioni lasciate libere
c Lo shift a sinistra di 2 posizioni della sequenza di 32 bit Dato letto 2 letta

anticipatamente nel blocco dei Registri, ponendo a 0 le posizioni lasciate libere
d Lo shift a sinistra di 2 posizioni della sequenza di 32 bit del risultato calcolato dall'ALU,
ponendo a 0 le posizioni lasciate libere
8 di 9 07/12/21, 15:12

10
Nella parte della CPU a ciclo singolo relativa all'istruzione BEQ riportata in figura, il valore del
segnale Zero influenza:
a La scelta effettuata dal multiplexer che seleziona l'indirizzo da scrivere nel Program
Counter in base all'output della porta and che riceve in input il segnale di controllo
Branch
b Il calcolo effettuato dal Sommatore per fornire l'indirizzo di salto condizionato
c Il calcolo effettuato dall'ALU per fornire l'indirizzo di salto condizionato
d La scelta effettuata dal multiplexer che seleziona l'indirizzo da scrivere nel Program
Counter in base al segnale RegDst
9 di 9 07/12/21, 15:12
1 I 4 segnali di controllo Ainvert, Bnegate, OperationS1S0 sono utilizzati per gestire:
I segnali di controllo !
a La scelta degli operandi dell'ALU
b Le operazioni di accesso alla Memoria in lettura o scrittura
c Le operazioni di accesso ai Registri del processore in lettura o scrittura
d Le operazioni effettuate dall'ALU
Lo schema riportato in figura con il colore azzurro rappresenta:
Controllo a due livelli di decodifica !
a La parte della CPU che esegue l'invio all'ALU degli operandi contenuti nei campi
Istruzione[31-26] e Istruzione[5-0] per l'esecuzione dell'operazione relativa all'istruzione
1 di 9 07/12/21, 15:14
b La parte della CPU che esegue le operazioni relative alle istruzioni Aritmetico-Logiche
specificate nel campo Istruzione[31-26]
c I due livelli di decodifica delle informazioni rappresentate dal codice operativo

Istruzione[31-26] e dal campo funct Istruzione[5-0], realizzati mediante due dispositivi
separati che forniscono i valori dei segnali di controllo
d La parte della CPU che esegue il calcolo dell'indirizzo di salto condizionato su

uguaglianza utilizzando il contenuto dei campi Istruzione[31-26] e Istruzione[5-0]
3 Il segnale di controllo ALUop fornito dall'Unità di Controllo è inviato in input:
a Ai Registri del processore per scrivere nel registro destinazione il risultato

dell'operazione calcolato dall'ALU
b Al Program Counter per scrivere nel campo funct Istruzione[5-0] il valore che specifica
l'operazione da eseguire
c All'ALU che in base ad esso esegue il calcolo dell'operazione relativa all'istruzione
d All'Unità di Controllo dell'ALU che effettua il secondo livello di decodifica e genera i

valori dei segnali di controllo dell'ALU Ainvert, Bnegate, OperationS0S1
2 di 9 07/12/21, 15:14
Nello schema riportato in figura, quando il primo livello di decodifica fornisce il segnale di
controllo ALUop=00, il secondo livello di decodifica fornisce i valori dei 4 segnali di controllo
dell'ALU in base ai quali l'ALU esegue:
a Una Addizione per calcolare l'indirizzo di accesso in Memoria nell'esecuzione di lw e sw

, indipendentemente dal valore del campo funct
b Una Sottrazione per verificare la condizione di uguaglianza tra i Registri nell'esecuzione

di beq, indipendentemente dal valore del campo funct
c Una operazione stabilita in base al valore del campo funct Istruzione[5-0] per
l'esecuzione delle istruzioni Aritmetico-Logiche di Tipo R
d Il calcolo del valore del segnale Zero utilizzato per l'esecuzione dell'istruzione di salto
condizionato
3 di 9 07/12/21, 15:14
a Una Addizione per calcolare l'indirizzo di accesso in Memoria nell'esecuzione di lw e sw

b Una Sottrazione per verificare la condizione di uguaglianza tra i Registri nell'esecuzione

c Il calcolo del valore del segnale Zero utilizzato per l'esecuzione dell'istruzione di salto
condizionato
d Una operazione stabilita in base al valore del campo funct Istruzione[5-0] per
4 di 9 07/12/21, 15:14
a Il calcolo del valore del segnale Zero utilizzato per l'esecuzione dell'istruzione di salto
condizionato
b Una Addizione per calcolare l'indirizzo di accesso in Memoria nell'esecuzione di lw e sw

c Una operazione stabilita in base al valore del campo funct Istruzione[5-0] per
d Una Sottrazione per verificare la condizione di uguaglianza tra i Registri nell'esecuzione

5 di 9 07/12/21, 15:14
7 Per la realizzazione della CPU a ciclo singolo, l'Unità di Controllo e l'Unità di controllo
dell'ALU sono implementate mediante:
Implementazione dell'Unità di Controllo !
a Due multiplexer separati, realizzati sulla base delle funzioni Booleane costituite dalle
relazioni input-output che forniscono i valori dei segnali di controllo per l'esecuzione
delle istruzioni
b Due Reti Combinatorie separate, realizzate sulla base delle funzioni Booleane costituite
dalle relazioni input-output che forniscono i valori dei segnali di controllo per
l'esecuzione delle istruzioni
c Una Rete Sequenziale che mediante transizioni di stato consente di tenere memoria
della successione delle operazioni relative alla esecuzione dell'istruzione
d La memorizzazione nei Registri del processore delle Tavole di verità delle relazioni input-
output che forniscono i valori dei segnali di controllo per l'esecuzione delle istruzioni
8 Nella realizzazione della CPU in base all'approccio multiciclo l'Unità di Controllo è

implementata mediante:
a Una Rete Sequenziale che, per l'esecuzione di una istruzione, consente di tenere
memoria mediante transizioni di stato della successione delle operazioni che avvengono
in cicli di clock separati
b Una Rete Combinatoria realizzata sulla base della successione dei valori dei segnali di
controllo per l'esecuzione delle operazioni dell'istruzione nei relativi cicli di clock
c La memorizzazione nei Registri del processore della successione dei valori dei segnali di
controllo per l'esecuzione delle operazioni dell'istruzione nei relativi cicli di clock
d Un decodificatore che fornisce i valori dei segnali di controllo per l'esecuzione

dell'istruzione nei relativi cicli di clock
6 di 9 07/12/21, 15:14
La tabella riportata in figura rappresenta:
a Il formato in Linguaggio Macchina MIPS delle istruzioni elencate in rosso
b La Tavola di verità della funzione Booleana costituita dalla relazione input-output

dell'Unità di Controllo che effettua il PRIMO livello di decodifica nella CPU MIPS a ciclo
singolo per l'esecuzione delle istruzioni elencate in rosso
c La Tavola di verità della funzione Booleana costituita dalla relazione input-output

dell'Unità di Controllo che effettua il SECONDO livello di decodifica nella CPU MIPS a
ciclo singolo per l'esecuzione delle istruzioni elencate in rosso
d I segnali di controllo memorizzati nei Registri del processore per l'esecuzione delle
istruzioni elencate in rosso
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10
La tabella riportata in figura rappresenta:
a La Tavola di verità della funzione Booleana costituita dalla relazione input-output

dell'Unità di Controllo che effettua il SECONDO livello di decodifica nella CPU MIPS a
ciclo singolo per l'esecuzione delle istruzioni elencate in rosso
b La Tavola di verità della funzione Booleana costituita dalla relazione input-output

dell'Unità di Controllo che effettua il PRIMO livello di decodifica nella CPU MIPS a ciclo
singolo per l'esecuzione delle istruzioni elencate in rosso
c I segnali di controllo memorizzati nei Registri del processore per l'esecuzione delle
istruzioni elencate in rosso
d Il formato in Linguaggio Macchina delle istruzioni elencate in rosso
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1 Lo stato SET del LATCH SR che rappresenta il simbolo 1 corrisponde alla

configurazione in cui:
Latch SR !
a Gli output sono entrambi uguali a 1
b Gli output sono diversi e l'output Q=0
c Gli output sono diversi e l'output Q=1
d Gli output sono entrambi uguali a 0
2 Lo stato RESET del LATCH SR che rappresenta il simbolo 0 corrisponde alla

Latch SR !
a Gli output sono diversi e l'output Q=1
b Gli output sono entrambi uguali a 1
c Gli output sono entrambi uguali a 0
d Gli output sono diversi e l'output Q=0
A partire dal LATCH SR riportato in figura, il circuito del Flip/Flop SR si ottiene:
Flip-Flop SR !
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Latch SR !
a Ponendo R = NOT(S)
b Ponendo S = NOT(R)
c Introducendo il segnale clock posto in AND con ciascuno degli input S ed R
d Eliminando la temporizzazione
4 Nel Flip-Flop SR l'input S=0 ed R=0 determina:
Flip-Flop SR !
a La transizione dei valori output nello stato SET
b Il mantenimento invariato dello stato rappresentato dai valori output
c La transizione dei valori output nello stato RESET
d Nessuna transizione perché è una configurazione input esclusa
Flip-Flop SR !
a La transizione dei valori output nello stato RESET
b La transizione dei valori output nello stato SET
c Il mantenimento invariato dello stato rappresentato dai valori output
Flip-Flop SR !
a Nessuna transizione perché è una configurazione input esclusa
d La transizione dei valori output nello stato RESET
2 di 4 07/12/21, 15:15

Latch SR !
Flip-Flop SR !
a La transizione dei valori output nello stato RESET
c Nessuna transizione perché è una configurazione input esclusa
d Il mantenimento invariato dello stato rappresentato dai valori output
A partire dal Flip-Flop SR riportato in figura, il circuito del Flip/Flop D si ottiene:
Flip-Flop D !
a Eliminando la temporizzazione
b Ponendo S = NOT(R)
c Ponendo R = NOT(S)
d Ponento in AND gli input S ed R
9 Nel Flip-Flop D l'input D=1 determina:
Flip-Flop D !
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Latch SR !
a Nessuna transizione perché è una configurazione input esclusa
b La transizione dei valori output nello stato RESET
d La transizione dei valori output nello stato SET
10 Nel Flip-Flop D l'input D=0 determina:
Flip-Flop D !
a Il mantenimento invariato dello stato rappresentato dai valori output
c La transizione dei valori output nello stato RESET
4 di 4 07/12/21, 15:15
Il grafico in figura relativo al processore MIPS rappresenta:
Circuito di lettura dei Registri !
a Il circuito di Scrittura dei Registri del processore
b Il circuito di Lettura dei Registri del processore
c La parte del circuito della CPU coinvolta nell'aggiornamento del Program Counter
d La parte del circuito della CPU coinvolta nella fase di Prelievo (Fetch) dell'istruzione
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2 Il circuito di Lettura dei Registri del processore MIPS utilizza:
a Il campo Istruzione [5-0] che fornisce l'indirizzo che consente di selezionare il Registro
b Un decodificatore 5 a 25 per selezionare il Registro mediante il relativo indirizzo di 5 bit
c Il contenuto del Program Counter che contiene l'indirizzo di accesso in lettura al

Registro
d Un multiplexer 25 a 1 per selezionare il Registro mediante il relativo indirizzo di 5 bit
3 L'attivazione della Lettura per proteggere i 32 Registri del processore MIPS:
a Viene implementata mediante il segnale di controllo MemtoReg
b Viene implementata mediante il segnale di controllo RegRead
c Non è implementata non essendo necessaria la protezione in lettura poiché non è

distruttiva
d Viene implementata mediante il segnale di controllo MemRead
4 Nel circuito di Lettura il contenuto dei Registri del processore MIPS è collegato:
a Ai terminali output del multiplexer relativi ai dati da selezionare utilizzando i valori sui
terminali input di controllo del multiplexer costituiti dall'indirizzo del Registro
b Ai terminali output del decodificatore che vengono selezionati utilizzando i valori sui
terminali input di controllo del decodificatore costituiti dall'indirizzo del Registro
c Ai terminali input del multiplexer relativi ai dati da selezionare utilizzando i valori sui
terminali input di controllo del multiplexer costituiti dall'indirizzo del Registro
d Ai terminali input del decodificatore che vengono selezionati utilizzando i valori sui
terminali input di controllo del decodificatore costituiti dall'indirizzo del Registro
2 di 5 07/12/21, 15:17
Il grafico in figura relativo al processore MIPS rappresenta:
Circuito di scrittura dei Registri !
a La parte del circuito della CPU coinvolta nell'aggiornamento del Program Counter
b Il circuito di Lettura dei Registri del processore
c La parte del circuito della CPU coinvolta nella fase di Prelievo (Fetch) dell'istruzione
d Il circuito di Scrittura dei Registri del processore
6 Il circuito di Scrittura dei Registri del processore MIPS utilizza:
a Il contenuto del Program Counter che contiene l'indirizzo di accesso in scrittura al

Registro
b Un multiplexer 25 a 1 per selezionare il Registro mediante il relativo indirizzo di 5 bit
c Il campo Istruzione [5-0] che fornisce l'indirizzo che consente di selezionare il Registro
3 di 5 07/12/21, 15:17
7 L'attivazione della Scrittura nei 32 Registri del processore MIPS è controllata

mediante:
d Un decodificatore 5 a 25 per selezionare il Registro mediante il relativo indirizzo di 5 bit
a Il segnale di controllo MemWrite
b Il segnale output dell'AND tra il segnale di controllo RegWrite e l'output del

decodificatore relativo a ciascun registro
c Il segnale output dell'AND tra il segnale di controllo MemWrite e l'output del

decodificatore relativo a ciascun registro
d Un multiplexer che controlla la scelta del registro
8 Nel circuito di Scrittura il Dato da scrivere in un Registro del processore MIPS è

collegato:
a In input al contenuto di tutti i Registri, ma la scrittura è attivata solo nel registro che
corrisponde all'indirizzo fornito in input al multiplexer
b In input al contenuto di tutti i Registri, ma la scrittura è attivata solo nel registro che
corrisponde all'indirizzo fornito in input al decodificatore
c In input al multiplexer che seleziona il Registro in cui scrivere mediante l'indirizzo fornito
in input
d In input al decodificatore che seleziona il Registro in cui scrivere mediante l'indirizzo

fornito in input
9 Il Codice a controllo di parità consente di:
Rilevazione e correzione di errori !
a Correggere ogni errore su un singolo bit
b Riconoscere il verificarsi di un errore sui bit diversi dal bit di parità
c Riconoscere ma non correggere il verificarsi di un numero dispari di errori
d Riconoscere ma non correggere il verificarsi di un numero pari di errori
10 Il Codice di Hamming consente di:
Rilevazione e correzione di errori !
4 di 5 07/12/21, 15:17
a Riconoscere il verificarsi di un errore sui bit diversi dal bit di parità
b Correggere ogni errore su un singolo bit
c Riconoscere ma non correggere il verificarsi di un numero pari di errori
d Riconoscere ma non correggere il verificarsi di un numero dispari di errori
5 di 5 07/12/21, 15:17
1 Una Rete di calcolatori è:
Reti di calcolatori e Internet !
a L'insieme di servizi quali navigazione nel Word Wide Web, posta elettronica,
videoconferenze, ecc., disponibili per tutti o per una parte selezionata di utenti
b Un insieme di dispositivi Hardware collegati l'uno con l'altro da appositi canali di

comunicazione, che mediante opportuni Software permettono agli utenti lo scambio di
informazioni e la condivisione di risorse e di servizi
c Un sistema Software complesso che permette agli utenti lo scambio di informazioni e la

condivisione di risorse e servizi
d Il WWW (Word Wide Web)
2 Internet è:
a Un insieme di servizi quali navigazione nel Word Wide Web, posta elettronica,
videoconferenze, ecc., disponibili per tutti o per una parte selezionata di utenti
b Un sistema Software complesso che permette agli utenti lo scambio di informazioni e la

c L'insieme degli ISP che permettono agli utenti lo scambio di informazioni e la

d Una specifica rete pubblica che interconnette miliardi di dispositivi distribuiti in tutto il
mondo offrendo all’utente una vasta serie di servizi
3 Il vantaggio dell'uso dei sistemi di calcolo distribuito che impiegano calcolatori in rete,
rispetto ai computer di grandi dimensionei, è dato da:
a La tolleranza dei guasti, l'economicità dell'Hardware e del Software, la scalabilità che

consente gradualità della crescita e flessibilità
b La possibilità per i programmatori di comunicare tra loro attraverso la rete
c La possibilità di risolvere un maggior numero di problemi
d La possibilità di gestire dati di dimensione maggiore
1 di 4 07/12/21, 15:18
4 In una Rete di calcolatori i sistemi periferici, detti anche host, sono:
Componenti di base di Internet !
a Solo i computer e gli smartphone collegati in rete con l'esclusione di altre tipologie
come sensori, elettrodomestici, smart TV, ecc.
b Tutti i dispositivi collegati in rete con l'esclusione degli smartphone
c Tutti i dispositivi collegati in rete di qualunque tipologia
d Solo gli smartphone collegati in rete
5 Un router è:
a Un commutatore di pacchetto usato nelle reti di accesso
b Un host che scambia messaggi suddivisi in pacchetti con un dispositivo remoto

connesso in rete
c Un sistema periferico che scambia messaggi suddivisi in pacchetti con un dispositivo

nel nucleo della rete
d Un commutatore di pacchetto usato nel nucleo della rete
6 Un commutatore a livello di collegamento (link-layer switch) è:
a Un sistema periferico che scambia messaggi suddivisi in pacchetti con un dispositivo

nel nucleo della rete
b Un host che scambia messaggi suddivisi in pacchetti con un dispositivo remoto

connesso in rete
c Un commutatore di pacchetto usato nelle reti di accesso
d Un commutatore di pacchetto usato nel nucleo della rete
7 La velocità di trasmissione di un collegamento in una rete di calcolatori è misurata in:
2 di 4 07/12/21, 15:18
a Numero totale di bit trasmessi
b Tempo impiegato dall'invio alla ricezione del messaggio
c Numero di bit al secondo
d Numero totale di pacchetti trasmessi
8 La denominazione ISP (Internet Service Provider) indica:
Internet Service Provider e protocolli !
a Un insieme di collegamenti e di commutatori di pacchetto gestito da una struttura

commerciale o da un ente, che fornisce vari tipi di accesso a Internet tra cui quello
residenziale a banda larga, senza fili (wireless) e in mobilità.
b Il software che consente di pubblicare i siti Web in Internet.
c Il modem che consente vari tipi di accesso a Internet tra cui quello senza fili (wireless)
d L'insieme dei router in Internet che collegano le abitazioni degli utenti
9 La denominazione Request For Comment indicata dalla sigla RFC è riferita a:
a Il formato standard dei commenti inseriti nella progettazione delle pagine Web
b Gli standard per Internet sviluppati dalla Internet Engineering Task Force (IETF)
c Il formato standard dei commenti inseriti nel Software che gestisce la trasmissione a
commutazione di pacchetto
d Il formato standard dei commenti inseriti nel progetto Hardware di una rete di calcolatori
10 Le regole che governano la comunicazione in Internet tra due o più entità remote sono
stabilite da:
a Un programma Software in esecuzione sui sistemi periferici che sono in comunicazione
b L'invio di messaggi da parte dell'Internet Service Provider (ISP) per gestire il traffico
delle trasmissioni
c Protocolli standard specifici per le varie operazioni da svolgere
3 di 4 07/12/21, 15:18
d Una parte dell'Hardware installato sui sistemi periferici che sono in comunicazione
4 di 4 07/12/21, 15:18
1 Una rete di accesso:
Accesso tramite DSL e FTTH !
a Connette fisicamente un sistema periferico al suo edge router (router di bordo) che è il
primo router sul percorso che parte dal sistema di origine verso un qualsiasi altro
sistema di destinazione collocato al di fuori della stessa rete di accesso
b Connette fisicamente il nucleo della rete all'edge router (router di bordo) che è il primo
router sul percorso che parte dal sistema di origine verso un qualsiasi altro sistema di
destinazione
c Connette un sistema periferico ad un server mediante una password di autenticazione
d Connette un sistema periferico al servizio di posta elettronica
2 Un accesso residenziale ad Internet di tipo DSL (Digital Subscriber Line) utilizza:
a La rete in fibra ottica fino all’abitazione dell’utente per trasmettere dati digitali convertiti
in segnali ottici mediante un terminale ottico detto ONT (Optical Network Terminator)
b La rete della televisione via cavo per trasmettere dati digitali convertiti mediante un
cable modem
c La rete satellitare della telefonia cellulare
d La rete analogica telefonica per trasmettere dati digitali convertiti in formato analogico
mediante un modem
3 Un accesso residenziale ad Internet di tipo FTTH (Fiber To The Home) utilizza:
a La rete analogica telefonica per trasmettere dati digitali convertiti in formato analogico
mediante un modem
b La rete in fibra ottica fino all’abitazione dell’utente per trasmettere dati digitali convertiti
in segnali ottici mediante un terminale ottico detto ONT (Optical Network Terminator)
1 di 4 07/12/21, 15:19
c La rete della televisione via cavo per trasmettere dati digitali convertiti mediante un
cable modem
d La rete satellitare della telefonia cellulare
4 In una rete di accesso a Internet DSL lo splitter che si trova nell'abitazione dell'utente
effettua:
a Il collegamento diretto tra il sistema periferico e l'edge router
b La conversione del segnale analogico proveniente dalla rete telefonica nel formato
digitale e lo invia ai sistemi periferici
c La suddivisione del segnale proveniente dalla linea telefonica esterna all'abitazione,

separando il segnale analogico del traffico vocale dal segnale analogico del traffico dati,
e invia questi segnali all’apparecchio telefonico ed al modem mediante collegamenti
separati
d Il collegamento diretto tra il sistema periferico e il server del provider che gestisce la
connessione
5 In una rete di accesso a Internet DSL la linea telefonica in uscita dall'abitazione collega
lo splitter:
a Al router del provider che gestisce la connessione
b Al server del provider che gestisce la connessione
c Al dispositivo detto OLT (Optica Line Terminator) che si trova nella centrale locale della
compagnia telefonica
d Al dispositivo detto DSLAM (Digital Subscriber Line Access Multiplexer) che si trova
nella centrale locale della compagnia telefonica
6 In una rete di accesso a Internet DSL il DSLAM (Digital Subscriber Line Access
Multiplexer) che si trova nella centrale locale della compagnia telefonica effettua:
2 di 4 07/12/21, 15:19
a Il multiplexing raccogliendo i dati provenienti dalle abitazioni e istadandoli su un unico

collegamento verso l'ONT (Optical Network Terminator) che costituisce l'edge router del
collegamento alla rete
b Il multiplexing del segnale proveniente dalla linea telefonica esterna all'abitazione,

e invia questi segnali all’apparecchio telefonico ed al modem mediante collegamenti
separati
c Il multiplexing del segnale proveniente dalla linea telefonica esterna all'abitazione,

e invia i dati all'ONT (Optical Network Terminator) che fornisce la conversione tra segnali
ottici e segnali elettrici digitali
d Il multiplexing raccogliendo i dati provenienti dalle abitazioni e istadandoli su un unico

collegamento verso il router dell'operatore telefonico, la conversione dei dati da
analogico a digitale e la divisioni dei segnali vocali e dei dati digitali istradandoli verso le
rispettive reti.
7 In una rete di accesso a Internet FTTH il dispositivo ONT (Optical Network Terminator)
effettua:
a La conversione tra segnali ottici e segnali elettrici digitali nella centrale locale della
compania telefonica e consente il collegamento ad Internet tramite un router del
provider
b Il collegamento finale tra il sistema periferico e l'edge router
c La conversione tra segnali ottici e segnali elettrici digitali nell'abitazione dell'utente
d Il collegamento finale tra il sistema periferico e il server del provider che gestisce la
connessione
8 In una rete di accesso a Internet FTTH il dispositivo OLT (Optical Line Terminator)
effettua:
a La conversione tra segnali ottici e segnali elettrici digitali nella centrale locale della
compania telefonica e consente il collegamento ad Internet tramite un router del
provider
b La conversione tra segnali ottici e segnali elettrici digitali nell'abitazione dell'utente
3 di 4 07/12/21, 15:19
c Il collegamento finale tra il sistema periferico e l'edge router
d Il collegamento finale tra il sistema periferico e il server del provider che gestisce la
connessione
9 Nell'accesso a Internet mediante una LAN i dispositivi periferici sono collegati:
Accesso tramite LAN, WLAN e rete satellitare !
a Mediante linee costituite da un doppino di rame intrecciato ad un DSLAM (Digital

Subscriber Line Access Multiplexer) che è connesso a Internet tramite un router
aziendale
b Mediante linee costituite da un doppino di rame intrecciato ad un ONT (Optical Network

Terminator) che è connesso a Internet tramite un router aziendale
c Mediante linee costituite da un doppino di rame intrecciato ad uno switch Eternet che è
connesso a Internet tramite un router aziendale
d Mediante linee costituite da un doppino di rame intrecciato ad un OLT (Optical Line

Terminator) che è connesso a Internet tramite un router aziendale
10 Il simbolo della tecnologia Wi-Fi utilizzata nelle reti WLAN:
Accesso tramite LAN, WLAN e rete satellitare !
a Indica che il dispositivo è di tipo wireless
b Indica che il dispositivo consente un collegamento satellitare
c Rappresenta la certificazione rilasciata dal provider che garantisce la possibilità di

connettere il dispositivo wireless ad una rete in fibra ottica basata sullo standard IEEE
802.11
d Rappresenta la certificazione rilasciata dalla Wi-Fi Alliance che garantisce la

interoperabilità dei dispositivi wireless basati sullo standard IEEE 802.11 prodotti da
costruttori di Hardware diversi
4 di 4 07/12/21, 15:19
1 In Internet i sistemi periferici utilizzano la tecnica di trasmissione:
Trasmissione a commutazione di pacchetto !
a FTTH (Fiber To The Home)
b A commutazione di circuito
c DSL (Digital Subscriber Line)
d A commutazione di pacchetto
2 Nella trasmissione in Internet un pacchetto è costituito da:
a Un bit del messaggio trasmesso ed informazioni aggiuntive che identificano la

destinazione del messaggio
b Una parte della sequenza del messaggio trasmesso
c Tutto il messaggio trasmesso suddiviso in parti
d Una parte della sequenza del messaggio trasmesso ed informazioni aggiuntive che
identificano la destinazione del messaggio
3 La tecnica store and forward nella trasmissione a commutazione di pacchetto stabilisce

che:
Trasmissione store and forward !
a Il router può iniziare la trasmissione di un pacchetto solo quando ha ricevuto tutti i

pacchetti in cui è stato suddiviso il messaggio
b Il provider autorizza la trasmissione dei pacchetti ricevuti dal router
c Il router può iniziare la trasmissione di un pacchetto solo quando lo ha completamente

ricevuto
d Il router riceva dalla sorgente la password che consente l'accesso dei pacchetti nella
destinazione
1 di 4 07/12/21, 15:20
4 Il buffer di output è:
a Il dispositivo del router che contiene l'indirizzo della destinazione di un pacchetto che il
router sta ricevendo fino a quando non si completa la ricezione
b Un dispositivo di memoria della sorgente in cui sono memorizzati i bit di un pacchetto

che la sorgente sta inviando fino a quando non si completa la ricezione.
c Un dispositivo di memoria del router in cui memorizza i bit di un pacchetto che sta
ricevendo fino a quando non si completa la ricezione, ed in cui i pacchetti già ricevuti
sono messi in coda in attesa che il collegamento in uscita del router sia disponibile per
la trasmissione
d Un dispositivo di memoria della destinazione in cui il router memorizza i bit di un

pacchetto che sta inviando fino a quando non si completa la ricezione.
5 In una trasmissione store and forward il tempo di trasmissione di un pacchetto di L bit

dalla sorgente al router su un collegamento con velocità di trasmissione R bps è:
a L-R secondi
b 2L/R secondi
c L/R secondi
d L-2R secondi
6 In una trasmissione store and forward il tempo di trasmissione di un solo pacchetto di L

bit da una sorgente ad una destinazione entrambe connesse ad un router da collegamenti
con velocità di trasmissione R bps è:
a L/R secondi
b 2L/R secondi
c 2L-R secondi
d L-R secondi
2 di 4 07/12/21, 15:20
7 In una trasmissione store and forward il tempo di trasmissione di N pacchetti di L bit da

una sorgente ad una destinazione entrambe connesse ad un router da collegamenti con
velocità di trasmissione R bps è:
a (N+1)(2L-R) secondi
b (N+1)2L/R secondi
c (N+1)L/R secondi
d (N+1)(L-R) secondi
8 In una trasmissione store and forward un pacchetto ricevuto da un router che non può
essere trasmesso perché il collegamento in uscita non è disponibile viene:
a Memorizzato e messo in coda in attesa della trasmissione nel buffer di output del
computer che invia il messaggio
b Memorizzato e messo in coda in attesa della trasmissione nel buffer di output del router
c Memorizzato e messo in coda in attesa della trasmissione nel buffer di output del
provider
d Memorizzato e messo in coda in attesa della trasmissione in un server del provider
9 In una trasmissione store and forward il router individua il collegamento in uscita su cui
instradare il pacchetto mediante:
Tabelle di inoltro !
a Informazioni memorizzate nel computer da cui parte la trasmissione del pacchetto
b La tabella di inoltro che mette in corrispondenza l'indirizzo IP del pacchetto con i

collegamenti di entrata del router
c Informazioni memorizzate in un server del provider
d La tabella di inoltro che mette in corrispondenza l'indirizzo IP del pacchetto con i

collegamenti di uscita del router
3 di 4 07/12/21, 15:20
10 In una trasmissione store and forward le tabelle di inoltro sono:
Tabelle di inoltro !
a Costruite automaticamente dal computer da cui parte la trasmissione del pacchetto
b Memorizzate in un server del provider
c Memorizzate nel computer da cui parte la trasmissione del pacchetto
d Costruite automaticamentem dal router sulla base di protocolli di instradamento
4 di 4 07/12/21, 15:20
1 In una rete a commutazione di pacchetto il ritardo di nodo è:
Ritardo di nodo e perdita di pacchetto !
a Il tempo impiegato dal nodo per determinare il canale di trasmissione in uscita in base
all'indirizzo di destinazione del pacchetto
b Il ritardo dell'attesa in coda di un pacchetto memorizzato nel buffer di output quando il

canale di trasmissione in uscita è occupato
c Il ritardo per la determinazione della tabella di inoltro nella trasmissione store and
forward relativa al collegamento in uscita dal nodo
d La somma dei ritardi di elaborazione, accodamento, trasmissione e propagazione

relativi al collegamento in uscita dal nodo
2 I programmi traceroute forniscono:
a Tutti i possibili percorsi dalla sorgente alla destinazione con l'elenco degli indirizzi IP dei
router attraversati e degli ISP cui appartengono
b Gli indirizzi IP dei router attraversati nella trasmissione di un pacchetto da una sorgente
ad una destinazione con i tempi impiegati dal pacchetto per coprire il percorso di
andata e ritorno da ogni router, ripetendo la trasmissione in tre prove.
c Tutti i possibili percorsi dalla sorgente alla destinazione con i tempi totali per trasmettere
un pacchetto dalla sorgente alla destinazione su ogni percorso.
d I collegamenti in uscita da un router con le relative velocità di trasmissione
3 L'overflow del buffer di output di un router determina:
a L'errore nella determinazione del collegamento di uscita su cui instradare un pacchetto

in arrivo
b L'invio di un messaggio al provider per segnalare la mancanza di memoria disponibile

per l'esecuzione delle operazioni previste dai protocolli
1 di 5 07/12/21, 15:21
c La perdita dei pacchetti in arrivo al router che non possono essere memorizzati nella
coda di attesa della trasmissione su un collegamento in uscita
d L'errore nella determinazione dell'indirizzo IP del sistema periferico destinazione di un

pacchetto in arrivo
4 Se i pacchetti in arrivo ad un router per mancanza di spazio non possono essere

memorizzati nel buffer di output in attesa di essere trasmessi sul collegamento di uscita
occupato in una trasmissione, si ha che:
a I pacchetti vengono memorizzati su un server messo a disposizione dal provider
b Il router invia al provider una richiesta di spazio aggiuntivo di memorizzazione
c Il router indirizza i pacchetti su un diverso collegamento di uscita libero
d I pacchetti vengono eliminati e si ha una perdita di pacchetti per overflow del buffer di
output
5 In una rete a commutazione di pacchetto il ritardo di elaborazione è il tempo impiegato

dal router per:
Ritardi di elaborazione e di accodamento !
a Calcolare il percorso che richiede il tempo più breve per la trasmissione dal sistema
periferico sorgente a quello di destinazione
b Esaminare l’intestazione del pacchetto e determinare su quale collegamento di uscita

dirigerlo, più altro tempo per il controllo ed eventualmente la correzione degli errori
avvenuti nella trasmissione dei bit
c Leggere tutti i bit contenuti nel pacchetto ed elaborali con un algoritmo di compressione
per ottenere un pacchetto di lunghezza minore
d Calcolare il numero di pacchetti che devono arrivare per completare la trasmissione dati
tra il sistema periferico sorgente e quello destinazione.
6 In una rete a commutazione di pacchetto il ritardo di accodamento relativo ad un

collegamento in uscita da un router è il tempo che:
2 di 5 07/12/21, 15:21
a Il router impiega per gestire la coda dei pacchetti memorizzati nel buffer di output relativi
ad una trasmissione dati tra la sorgente e la destinazione
b Il router aspetta per completare la ricezione di tutti i bit che compongono il pacchetto
che vengono memorizzati nel buffer di output
c Un pacchetto rimane nella coda di attesa memorizzata nel buffer di output, prima di
essere inviato sul collegamento di uscita del router
d La destinazione aspetta per completare la ricezione di tutti i bit che compongono il

pacchetto che vengono memorizzati nel buffer di output
7 Quando il traffico relativo ad un collegamento di uscita da un router, misurato come

rapporto tra il numero medio di bit ricevuti e il numero di bit inviati nell'unità di tempo, risulta
maggiore di 1 si ha che:
a Il ritardo medio di accodamento tende all'infinito poiché la lunghezza della coda di

pacchetti memorizzati nel buffer di output in attesa di essere inviati cresce
continuamente
b Il ritardo medio di accodamento cresce linearmente poiché la lunghezza della coda di

pacchetti memorizzati nel buffer di output in attesa di essere inviati cresce in
proporzione al ritardo
c Il ritardo medio di accodamento è limitato superiormente da un valore finito poiché la

lunghezza della coda di pacchetti memorizzati nel buffer di output in attesa di essere
inviati è limitata
d Il ritardo medio di accodamento è costante poiché la lunghezza della coda di pacchetti

memorizzati nel buffer di output in attesa di essere inviati è costante
8 Quando il traffico relativo ad un collegamento di uscita da un router, misurato come

rapporto tra il numero medio di bit ricevuti e il numero di bit inviati nell'unità di tempo, risulta
minore o uguale a 1 si ha che:
a Il ritardo medio di accodamento è limitato superiormente da un valore finito
b Il ritardo medio di accodamento cresce linearmente al tendere a 1 del valore del

rapporto che misura il traffico
3 di 5 07/12/21, 15:21
c Il ritardo medio di accodamento cresce esponenzialmente al tendere a 1 del valore del

rapporto che misura il traffico
d Il ritardo medio di accodamento è costante
9 In una rete a commutazione di pacchetto il ritardo di trasmissione relativo ad un

collegamento in uscita di un router è il tempo:
Ritardi di trasmissione e di propagazione !
a Che il segnale impiega per percorrere il collegamento dato dal valore del rapporto d/v,
dove d è la lunghezza in metri del collegamento che il pacchetto in uscita dal router
deve percorrere per giungere al nodo successivo della rete, e v è la velocità in metri al
secondo con cui viaggia il segnale caratteristica del materiale di cui è fatto il
collegamento
b Impiegato dal router per instradare il pacchetto verso il collegamento, dato dal valore
del rapporto L/R, dove L è la lunghezza in bit del pacchetto ed R è la velocità di
trasmissione in bit per secondi del collegamento in uscita dal router
c Impiegato dal router per esaminare l’intestazione del pacchetto e determinare su quale
collegamento di uscita dirigerlo, più altro tempo eventuale per il controllo degli errori
d Che un pacchetto impiega per raggiungere il sistema periferico di destinazione
10 In una rete a commutazione di pacchetto il ritardo di propagazione relativo ad un

collegamento in uscita di un router è il tempo:
Ritardi di trasmissione e di propagazione !
a Impiegato dal router per instradare il pacchetto verso il collegamento, dato dal valore
del rapporto L/R, dove L è la lunghezza in bit del pacchetto ed R è la velocità di
trasmissione in bit per secondi del collegamento in uscita del router
b Che un segnale impiega per percorrere il collegamento dato dal valore del rapporto d/v,
dove d è la lunghezza in metri del collegamento che il pacchetto in uscita dal router
deve percorrere per giungere al nodo successivo della rete, e v è la velocità in metri al
secondo con cui viaggia il segnale caratteristica del materiale di cui è fatto il
collegamento
c Impiegato dal router per esaminare l’intestazione del pacchetto e determinare su quale
collegamento di uscita dirigerlo, più altro tempo eventuale per il controllo degli errori
4 di 5 07/12/21, 15:21
d Che un pacchetto impiega per raggiungere il sistema periferico di destinazione
5 di 5 07/12/21, 15:21
1 In una rete di calcolatori, il throughput medio end-to-end di una trasmissione di dati tra
due sistemi periferici è dato da:
Throughput medio !
a Throughput medio end-to-end = T/F bps, dove F è il numero di bit trasmessi tra i
due sistemi periferici e T il tempo richiesto dalla trasmissione di tutti i bit
b Throughput medio end-to-end = F/T bps, dove F è il numero di bit trasmessi tra i
c Throughput medio end-to-end = 2F/T bps, dove F è il numero di bit trasmessi tra i
d Throughput medio end-to-end = F+T bps, dove F è il numero di bit trasmessi tra i
2 In una rete di calcolatori, il tempo di una trasmissione di dati tra due sistemi periferici
che si ricava dall'espressione del throughput medio end-to-end è dato da:
Throughput medio !
a Tempo = throughput/F secondi, dove F è il numero di bit trasmessi tra i due sistemi
periferici
b Tempo = F/throughput secondi, dove F è il numero di bit trasmessi tra i due sistemi
periferici
c Tempo = 2F/throughput secondi, dove F è il numero di bit trasmessi tra i due

sistemi periferici
d Tempo = F+throughput secondi, dove F è il numero di bit trasmessi tra i due sistemi
periferici
1 di 7 07/12/21, 15:23
Throughput medio !
Considerando solo il ritardo di trasmissione nella rete in figura dove Rs bps ed Rc bps sono,
rispettivamente, le velocità di trasmissione dei collegamenti server-router e router-client, il
throughput medio end-to-end di una trasmissione di dati tra client e server è approssimato
da:
Dipendenza del troughput dalla velocità dei collegamenti !
a Throughput medio end-to-end = (Rs+Rc)/2 bps
b Throughput medio end-to-end = massimo(Rs, Rc) bps
c Throughput medio end-to-end = Rs/Rc bps
d Throughput medio end-to-end = minimo(Rs, Rc) bps
Considerando solo il ritardo di trasmissione nella rete in figura dove R1 bps,…, RN bps sono le
velocità dei collegamenti attraversati nella trasmissione dei dati, il throughput medio end-to-
end di una trasmissione di dati tra client e server è approssimato da:
a Throughput medio end-to-end = massimo(R1,…,RN) bps
b Throughput medio end-to-end = (R1+…+RN)/N bps
c Throughput medio end-to-end = minimo(R1, ..., RN) bps
2 di 7 07/12/21, 15:23
Throughput medio !
d Throughput medio end-to-end = R1+…+RN bps
Considerando solo il ritardo di trasmissione nella rete in figura dove Rs bps ed Rc bps sono,
rispettivamente, le velocità dei collegamenti di accesso al nucleo della rete del server e del
client, se tutti i collegamenti presenti nel nucleo della rete hanno velocità di trasmissione
molto alta e molto più grande rispetto alle velocità dei collegamenti di accesso al nucleo della
rete del server e del client, il throughput medio end-to-end di una trasmissione di dati tra
client e server è approssimato da:
b Throughput medio end-to-end = massimo(Rs,Rc) bps
c Throughput medio end-to-end = Rs/Rc bps
d Throughput medio end-to-end = minimo(Rs, Rc) bps
3 di 7 07/12/21, 15:23
Throughput medio !
Considerando solo il ritardo di trasmissione nella rete in figura, quando attraverso il

collegamento comune di velocità R nel nucleo della rete, condiviso ad intervalli di tempo
uguali, avvengono 10 trasmissioni di dati contemporane tra 10 coppie client-server, la velocità
del collegamento comune disponibile per ogni trasferimento dati tra una coppia client-server
è:
Dipendenza del troughput dal traffico nella rete !
a Il valore R/10 bps
b Il valore R bps
c Il valore 10R bps
d Il valore 10/R bps
4 di 7 07/12/21, 15:23
Throughput medio !

uguali, avvengono 10 trasmissioni di dati contemporane tra 10 coppie client-server, se la
velocità del collegamento comune disponibile per ogni trasferimento dati rimane superiore
alle velocità di accesso al nucleo della rete Rc dei client ed Rs dei server, il throughput medio
end-to-end di una trasmissione di dati tra una coppia client-server è approssimato da:
a Throughput medio end-to-end = R bps
b Throughput medio end-to-end = massimo(Rs,Rc) bps
c Throughput medio end-to-end = minimo(Rs, Rc) bps
5 di 7 07/12/21, 15:23
Throughput medio !
d Throughput medio end-to-end =(Rs+Rc)/2 bps

uguali, avvengono 10 trasmissioni di dati contemporane tra 10 coppie client-server, se la
velocità del collegamento comune disponibile per ogni trasferimento dati diventa minore
delle velocità di accesso al nucleo della rete Rc dei client e Rs dei server, il throughput medio
end-to-end di una trasmissione di dati tra una coppia client-server è approssimato da:
6 di 7 07/12/21, 15:23
Throughput medio !
b Throughput medio end-to-end = minimo(Rs, Rc) bps
c Throughput medio end-to-end = velocità ridotta offerta dal collegamento comune
d Throughput medio end-to-end = massimo(Rs, Rc) bps
due sistemi periferici è una misura:
a Del numero di errori che si verificano nella trasmissione client-server
b Delle prestazioni del sistema periferico client
c Delle prestazioni della rete
d Delle prestazioni del sistema periferico server
10 In una rete di calcolatori, la misura del throughput medio end-to-end di una

trasmissione di dati tra due sistemi periferici è espressa in:
a Bit
b Bit al secondo
c Metri al secondo
d Secondi
7 di 7 07/12/21, 15:23
1 La strutturazione di Internet come reti di reti consiste:
Gerarchia di reti, multi-homing, Point of Presence !
a Nella suddivisione delle reti degli ISP in gruppi corrispondenti a tre livelli di una gerachia
dove: gli ISP di accesso che hanno come clienti gli utenti finali costituiscono il livello più
basso e pagano il proprio traffico dati agli ISP regionali posti nel livello superiore, che a
loro volta sono clienti degli ISP di livello 1, posti nel grado più alto della gerarchia che
non pagano per il proprio traffico dati. A questa gerarchia si aggiungono le reti private
dei distributori di contenuti, di cui Google è un esempio
b Nella suddivisione delle reti degli ISP in gruppi corrispondenti a due livelli di una
gerachia dove: gli ISP di accesso che hanno come clienti gli utenti finali costituiscono il
livello più basso e pagano il proprio traffico dati agli ISP regionali posti nel livello
superiore che pagano in funzione del traffico dati che si scambiano tra loro. A questa
gerarchia si aggiungono le reti private dei distributori di contenuti, di cui Google è un
esempio
c Nella suddivisione delle reti in due gruppi costituiti dalle reti pubbliche degli ISP di
accesso che forniscono traffico agli utenti finali mediante tecnologie di trasmissione di
vario tipo (DDL, FTTH, Wi-Fi, satellitare) e dalle reti private che si occupano di distribuire
contenuti, di cui Google è un esempio
d Nella rete costituita dalla connessione tra le sottoreti degli ISP di accesso che
forniscono traffico agli utenti finali mediante tecnologie di trasmissione di vario tipo
(DDL, FTTH, Wi-Fi, satellitare). A questa rete di reti si aggiungono le reti private dei
distributori di contenuti, di cui Google è un esempio
2 Il multi-homing consiste:
a Nella connessione a Internet pagando il traffico ad un ISP regionale che a sua volta
paga il traffico ad un fornitore di livello 1
b Nella possibilità di connettersi affittando un collegamento ad alta velocità ad un gruppo

di router che appartengono alla rete di un ISP e sono posizionati fisicamente vicini
c Nella possibilità per tutti gli ISP di connettersi a due o più fornitori di livello superiore.
Sono esclusi gli ISP di livello 1 che non pagano fornitori
d In un collegamento tra due sistemi periferici che attraversa più ruter appartenenti a reti
di ISP di livello gerarchico diverso
1 di 4 07/12/21, 15:24
3 Un PoP (Point of Presence) consiste:
a Nella possibilità per tutti gli ISP di connettersi a due o più fornitori di livello superiore
mediante un collegamento ad alta velocità. Sono esclusi gli ISP di livello 1 che non
pagano fornitori
b In un gruppo di router collocati fisicamente vicini che appartiene alla rete di un ISP
fornitore. L'ISP fornitore che possiede un PoP offre ai propri ISP clienti la possibilità di
collegare un loro router direttamente ad un router del PoP mediante, un collegamento
ad alta velocità. Gli ISP di accesso che hanno come clienti gli utenti finali non
posseggono PoP.
c In un gruppo di router collocati fisicamente vicini che consentono ad ISP di ottimizzare i

costi di una connessione di tipo peering tra le loro reti. Gli ISP clienti hanno la possibilità
di collegare un loro router direttamente ad un router del PoP mediante un collegamento
ad alta velocità.
d In un insieme di attrezzature e servizi che consentono ad ISP di ottimizzare i costi di una

connessione di tipo peering tra le loro reti
4 Un servizio di housing (colocation) consiste:
a Nel collegamento tra due sistemi periferici tramite ruters che appartengono a reti di ISP
dello stesso livello gerarchico
b Nella possibilità per tutti gli ISP di connettersi a due o più fornitori di livello superiore.
Sono esclusi gli ISP di livello 1 che non pagano fornitori
c Nel realizzare una connessione di tipo peering tra due ISP mediante le attrezzature di un
ISP di livello gerarchico superiore che garantisce la gestione degli aspetti hardware,
software ed infrastrutturali come il condizionamento termico e la vigilanza
d Nel concedere in affitto uno spazio fisico in un Data center (generalmente all'interno di
appositi armadi detti rack) dove posizionare i router di proprietà dell’ISP che fruisce del
servizio. Il Data center garantisce la gestione degli aspetti hardware, software ed
infrastrutturali come il condizionamento termico e la vigilanza
5 La rete di un ISP di livello 1 si connette a Internet:
Peering ed Internet exchange Point !
2 di 4 07/12/21, 15:24
a Solo con connessioni ad IXP (Internet exchange Point)
b Solo con connessione di tipo peering
c Solo con connessioni ad PoP (Point of Presence)
d Solo con modalità multi-homing
6 Un ISP di accesso si può connettere ad ISP di livello 1:
a Solo con connessioni ad IXP (Internet exchange Point)
b Sia pagando il traffico ad un ISP regionale che a sua volta paga il traffico ad un fornitore
di livello 1, sia direttamente all'ISP di livello 1 pagando il relativo traffico
c Solo con connessioni a PoP (Point of Presence)
d Solo tramite un ISP regionale
7 Una connessione di tipo peering tra reti di ISP consiste:
a Nel pagamento da parte di un ISP del traffico fornito da un fornitore di livello superiore
b In una connessione attraverso collegamenti ad alta velocità
c In una connessione in cui nessuno degli ISP collegati paga l'altro per lo scambio di
traffico che avviene tra le loro reti, ma ciascuno raccoglie separatamente per se stesso i
pagamenti dai propri clienti
d In una connessione diretta tramite un PoP (Point of Presence) mediante un

collegamento ad alta velocità
8 Un IXP (Internet exchange Point) consiste:
a Nel collegamento tra due sistemi periferici tramite un router nella rete di un ISP
regionale
3 di 4 07/12/21, 15:24
b In un gruppo di router collocati fisicamente vicini che appartiene alla rete di un ISP
fornitore. L'ISP fornitore che possiede un IXP offre ai propri ISP clienti la possibilità di
collegare un loro router direttamente ad un router del IXP, mediante un collegamento ad
alta velocità. Gli ISP di accesso che hanno come clienti gli utenti finali non posseggono
IXP.
c Nel pagamento ad un ISP di livello gerarchico superiore del traffico che passa attraverso
un router
d In un insieme di attrezzature e servizi che consentono ad ISP di ottimizzare i costi di una

connessione di tipo peering tra le loro reti
9 La gestione di un IXP (Internet exchange Point) è:
a Affidata agli ISP che gestiscono l'accesso degli utenti finali
b Affidata agli ISP di livello 1
c Di tipo commerciale, in cui l’azienda che ha creato e che gestisce l’IXP offre a
pagamento i servizi agli ISP che ne diventano clienti, oppure di tipo consortile, in cui gli
ISP che intendono stabilire un collegamento di tipo peering si riuniscono in associazioni
e partecipano alla gestione dell’IXP
d Affidata all'ISP a cui appartiene il router che effettua lo smistamento del traffico dati
10 Una rete privata di un grande distributore di contenuti come Google può connettersi:
Reti private di distribuzione di contenti !
a Anche alle reti di ISP di livello basso tramite connessioni a PoP (Point of Presence)
pagando il traffico dei dati
b Anche alle reti di ISP di livello basso con collegamenti di tipo peering sia direttamente
sia tramite connessioni a IXP (Internet exchange Point)
c Anche alle reti di ISP di livello basso con modalità multi-homing
d Anche alle reti di ISP di livello basso tramite un servizio di housing (colocation)
4 di 4 07/12/21, 15:24
1 Il vantaggio della modulatità offerto dalla Architettura a livelli consiste nella possibilità
di:
Architettura a livelli di una rete a commutazione di pacchetto !
a Cambiare un host periferico senza dover cambiare l’implementazione della parte

rimanente del sistema
b Aggiungere un numero non limitato di dispositivi periferici connessi in rete
c Scegliere più ISP (Internet Service Provider) per collegarsi alla rete
d Cambiare l’implementazione dei servizi forniti dal protocollo di un particolare livello

senza dover cambiare l’implementazione della parte rimanente del sistema
2 La suite di protocolli ISO/OSI è:
Suite di protocolli ISO/OSI !
a Il Modello della pila di protocolli di rete definita da 7 protocolli nello standard del 1984
b Il Modello della pila di protocolli implementati in Internet definita da 4 livelli nello

standard RFC 1122 del 1989
c Il Modello della pila di protocolli implementati in Internet definita da 4 protocolli nello

d Il Modello della pila di protocolli di rete definita da 7 livelli nello standard del 1984
3 Il livello di Applicazione dello standard ISO/OSI offre servizi:
a Di crittografia e di compressione del testo
b Per consentire alle applicazioni di interpretare il significato semantico dei dati
c Per i processi relativi all’esecuzione delle applicazioni sui sistemi periferici sorgente e
destinazione
d Che consentono la sincronizzazione dello scambio dei dati
1 di 4 07/12/21, 15:25
di:
4 Il livello di Trasporto dello standard ISO/OSI offre servizi:
a Che consentono la comunicazione tra i nodi della rete che vengono attraversati nel
percorso che va dal sistema periferico sorgente al sistema periferico destinazione
b Che permettono un trasferimento di dati affidabile, effettuando anche un controllo degli

errori e delle perdite di pacchetti tra due sistemi periferici
c Per il trasferimento di dati tra nodi adiacenti attraverso il tipo di collegamento che
sussiste tra di loro
d Necessari a livello Hardware per controllare il flusso di dati attraverso i collegamenti e le

connessioni ai dispositivi che permettono il passaggio dei segnali che rappresentano le
informazioni
5 Il livello di Rete dello standard ISO/OSI offre servizi:
a Per il trasferimento di dati tra nodi adiacenti attraverso il tipo di collegamento che
b Che permettono un trasferimento di dati affidabile, effettuando anche un controllo degli

c Che consentono la comunicazione tra i nodi della rete che vengono attraversati nel
d Necessari a livello Hardware per controllare il flusso di dati attraverso i collegamenti e le

informazioni
6 Il livello di Collegamento dello standard ISO/OSI offre servizi:
a Necessari a livello Hardware per controllare il flusso di dati attraverso i collegamenti e le

informazioni
b Per il trasferimento di dati tra nodi adiacenti attraverso il tipo di collegamento che
2 di 4 07/12/21, 15:25
di:
c Che permettono un trasferimento di dati affidabile, effettuando anche un controllo degli

d Che consentono la comunicazione tra i nodi della rete che vengono attraversati nel
7 Il livello Fisico dello standard ISO/OSI offre servizi:
a Che permettono un trasferimento di dati affidabile, effettuando anche un controllo degli

b Per il trasferimento di dati tra nodi adiacenti attraverso il tipo di collegamento che
c Necessari a livello Hardware per controllare il flusso di dati attraverso i collegamenti e le

informazioni
d Che consentono la comunicazione tra i nodi della rete che vengono attraversati nel
8 Rispetto ai modelli ISO/OSI e TCP/IP l'approccio cross-layer è:
a Diverso perché introduce la capacità di scambiare informazioni anche tra protocolli

relativi a livelli diversi
b Uguale perché i protocolli possono comunicare solo con protocolli dello stesso livello
c Diverso perché introduce la capacità di scambiare l'ordine gerarchico dei livelli
d Diverso perché unifica il livello di rete con quello di collegamento
9 La suite di protocolli TCP/IP è:
Suite di protocolli Internet (TCP/IP) !
a Il Modello della pila di protocolli implementati in Internet definita da 4 protocolli nello

3 di 4 07/12/21, 15:25
di:
b Il Modello della pila di protocolli implementati in Internet definita da 4 livelli nello

c Il Modello della pila di protocolli di rete definita da 7 protocolli nello standard del 1984
d Il Modello della pila di protocolli di rete definita da 7 livelli nello standard del 1984
10 I modelli di protocolli ISO/OSI e TCP/IP sono:
Suite di protocolli Internet (TCP/IP) !
a Diversi perché i livelli di Presentazione e di Sessione non sono presenti nello standard
ISO/OSI
b Diversi perché i livelli di Presentazione e di Sessione non sono presenti nello standard
TCP/IP
c Diversi per l'ordine gerarchico dei livelli dei protocoli
d Denominazioni differenti di una stessa suite di protocolli di Internet
4 di 4 07/12/21, 15:25
1 La denominazione dei pacchetti relativi ai livelli del Modello TCP/IP è:
I pacchetti nella suite dei protocolli Internet (TCP/IP) !
a Messaggio per il livello di applicazione, datagramma per il livello di trasporto, segmento

per il livello di rete, frame per il livello di collegamento, il singolo bit per il livello fisico
b Messaggio per il livello di applicazione, segmento per il livello di trasporto, frame per il
livello di rete, datagramma per il livello di collegamento, il singolo bit per il livello fisico
c Messaggio per il livello di applicazione, segmento per il livello di trasporto, datagramma

per il livello di rete, frame per il livello di collegamento, il singolo bit per il livello fisico
d Messaggio per il livello di applicazione, frame per il livello di trasporto, segmento per il
livello di rete, datagramma per il livello di collegamento, il singolo bit per il livello fisico
2 I principali protocolli del livello di applicazione del Modello TCP/IP sono:
a Il protocollo TCP che garantisce una trasmissione affidabile tra mittente e destinatario
con ritrasmissione dei pacchetti persi, il protocollo UDP che fornisce una trasmissione
con possibilità di perdita di pacchetti ma più veloce
b Il protocollo IP che gestisce l'instradamento dei pacchetti consentendo di

interconnettere reti eterogenee per tecnologia, prestazioni e gestione
c Il protocollo HTTP per il trasferimento di documenti Web, il protocollo SMTP per la

posta elettronica, il protocollo FTP per il trasferimento di file tra sistemi remoti, il
protocollo DNS per la conversione di indirizzi simbolici in indirizzi numerici IP
d Il protocollo Ethernet che gestisce le trasmissioni nelle LAN
3 I principali protocolli del livello di trasferimento del Modello TCP/IP sono:
a Il protocollo HTTP per il trasferimento di documenti Web, il protocollo SMTP per la

b Il protocollo Ethernet che gestisce le trasmissioni nelle LAN
1 di 4 07/12/21, 15:26
c Il protocollo IP che gestisce l'instradamento dei pacchetti consentendo di

d Il protocollo TCP che garantisce una trasmissione affidabile tra mittente e destinatario
4 Il principale protocollo del livello di rete del Modello TCP/IP è:
a Il protocollo Ethernet che gestisce le trasmissioni nelle LAN
b Il protocollo HTTP per il trasferimento di documenti Web, il protocollo SMTP per la

c Il protocollo TCP che garantisce una trasmissione affidabile tra mittente e destinatario
d Il protocollo IP che gestisce l'instradamento dei pacchetti consentendo di

5 Il campo payload di un pacchetto gestito al livello di Trasporto è costituito da:
Incapsulamento !
a Un Datagramma fornito dal livello di Rete
b Un Segmento fornito dal livello di Trasporto
c Un Messaggio fornito dal livello di Applicazione
d Un Frame fornito dal livello di Collegamento
6 Il campo payload di un pacchetto gestito al livello di Rete è costituito da:
Incapsulamento !
a Un Segmento fornito dal livello di Trasporto
b Un Messaggio fornito dal livello di Applicazione
c Un Datagramma fornito dal livello di Rete
2 di 4 07/12/21, 15:26
7 Il campo payload di un pacchetto gestito al livello di Collegamento è costituito da:
Incapsulamento !
b Un Frame fornito dal livello di Collegamento
d Un Datagramma fornito dal livello di Rete
8 Il campo payload di un pacchetto gestito al livello Fisico è costituito da:
Incapsulamento !
b Un Datagramma fornito dal livello di Rete
9 In una rete a commutazione di pacchetto basata sull'Architettura a livelli

l'incapsulamento è:
Incapsulamento !
a L'operazione che inserisce, nel campo payload di un pacchetto relativo ad un livello, il

pacchetto gestito dal livello superiore
b L'operazione che inserisce, nel campo payload del pacchetto relativo ad un livello, le
informazioni aggiuntive gestite dai protocolli di tale livello
c L'ordinamento nella pila (stack) dei livelli che costituiscono la suite di protocolli
dell'Architettura
d La memorizzazione dei pacchetti nel buffer di output di un router
10 In una rete a commutazione di pacchetto basata sull'Architettura a livelli l'header è:
Incapsulamento !
3 di 4 07/12/21, 15:26
a Il livello più alto nella gerarchia definita dal Modello standard ISO/OSI
b Il campo del pacchetto relativo ad un livello, che contiene il pacchetto gestito dal livello
superiore
c Il campo del pacchetto relativo ad un livello, che contiene le informazioni aggiuntive

gestite dai protocolli di tale livello
d Il livello più alto nella gerarchia definita dal Modello standard TCP/IP
4 di 4 07/12/21, 15:26
1 Un malware è:
Malware installati sugli host tramite Internet !
a Un Software per impedire un attacco sul computer di un utente attraverso una attività
svolta in rete
b Un Software dannoso che l'autore di un attacco può installare sul computer di un utente
attraverso una attività svolta in rete
c Un dispositivo Harware per impedire un attacco sul computer di un utente attraverso

una attività svolta in rete
d Gli strumenti Hardware e Software utilizzati per impedire gli attacchi mediante attività
svolte in rete
2 Un malware viene detto autoreplicante quando:
a Può diffondere in rete copie di se stesso, che effettuano lo stesso tipo di attacco su altri
computer
b Può diffondere in rete copie dei file memorizzati sul computer infettato di un utente
inconsapevole
c Può copiare sul computer dell'attaccante i i file memorizzati sul computer infettato di un
utente inconsapevole
d Può ripetere un attacco informatico ad intervalli di tempo regolari su uno stesso

computer
3 Si definisce botnet:
a Un Software che diffonde in rete copie dei file memorizzati su un computer infettato
b Un attacco informatico che si ripete ad intervalli di tempo regolari su uno stesso

computer
c La rete di computer infettati che l’autore di un attacco controlla
1 di 4 07/12/21, 15:27
1 Un malware è:
d Una interruzione del servizio causata dall'invio da parte dell'attaccante di una grande
quantità di pacchetti capace di occupare completamente il collegamento di accesso del
server
4 Un virus informatico è:
a Un Software che diffonde in rete copie dei file memorizzati su un computer infettato
b Un malware autoreplicante che può infettare un dispositivo senza alcuna interazione

esplicita con l’utente
d Un malware autoreplicante che richiede una qualche forma di interazione con l’utente
per poter infettare il dispositivo
5 Un worm informatico è:
a Un malware autoreplicante che richiede una qualche forma di interazione con l’utente
b Un malware autoreplicante che può infettare un dispositivo senza alcuna interazione

esplicita con l’utente
d Un Software che copia sul computer dell'attaccante i file memorizzati sul computer di
un utente inconsapevole
6 Una DoS provocata da un attacco alla vulnerabilità del sistema è:
Attacchi ai server e all'infrastruttura di rete !
a Una interruzione del servizio causata dall'invio ad una applicazione vulnerabile o al

Sistema Operativo in esecuzione sul server sotto attacco, di una sequenza di pacchetti
opportunamente costruiti per determinare il blocco del servizio o anche lo spegnimento
del server
b Una interruzione del servizio causata dall'invio da parte dell'attaccante di una grande
server
2 di 4 07/12/21, 15:27
1 Un malware è:
c Una interruzione del servizio causata da una gran numero di connessioni TCP generate
dall'attaccante e mantenute tutte aperte per ingorgare la capacità ricettiva del server
d La diffusione in rete di copie dei file memorizzati su un computer
7 Una DoS provocata da una inondazione di banda è:
a Una interruzione del servizio causata dall'invio ad una applicazione vulnerabile o al

Sistema Operativo in esecuzione sul server sotto attacco, di una sequenza di pacchetti
opportunamente costruiti per determinare il blocco del servizio o anche lo spegnimento
del server
b Una interruzione del servizio causata dall'invio da parte dell'attaccante di una grande
server
c Una interruzione del servizio causata da una gran numero di connessioni TCP generate
8 Una DoS provocata da una inondazione di connessione è:
a Una interruzione del servizio causata da una gran numero di connessioni TCP generate
b Una interruzione del servizio causata dall'invio di una sequenza di pacchetti

opportunamente costruiti ad una applicazione vulnerabile o al Sistema Operativo in
esecuzione sul server sotto attacco, in grado di determinare il blocco del servizio o
anche lo spegnimento del server
c Una interruzione del servizio causata dall'invio da parte dell'attaccante di una grande
server
9 Il packet sniffing è:
Packet sniffing e Internet delle cose !
3 di 4 07/12/21, 15:27
1 Un malware è:
a Una interruzione del servizio causata dall'invio da parte dell'attaccante di una grande
server
b La diffusione in rete di copie dei file memorizzati su un computer
c La copia mediante un ricevitore passivo di ogni pacchetto in transito su una

connessione all’insaputa degli utenti collegati che non hanno modo per potersene
accorgere
d Un malware autoreplicante che richiede una qualche forma di interazione con l’utente
10 La difesa da una attività di packet sniffing è costituita:
Packet sniffing e Internet delle cose !
a Dalla installazione di opportuni dispositivi Hardware
b Dall'uso di tecniche di crittografia per codificare i messaggi trasmessi
c Dal controlo del numero di accessi alla rete effettuati dal computer
d Dal settaggio di opportuni paramentri di trasmissione dei messaggi nel sistema

periferico sorgente
4 di 4 07/12/21, 15:27
1 Nell'ambito della valutazione delle prestazioni, con il termine metrica si indica:
Definire le prestazioni !
a Una valutazione in termini numerici di un aspetto del comportamento del sistema
b L'unità di misura della grandezza adottata per valutare le prestazioni
c Un parametro della prestazione da valutare
d L'intervallo dei possibili valori assunti da un parametro della prestazione da valutare
2 Nell'ambito della valutazione delle prestazioni Hardware con il termine benchmark si

indica:
Misurare le prestazioni !
a Il numero delle istruzioni del programma utilizzato per effettuare la valutazione delle
prestazioni della CPU
b Il limite massimo entro il quale la valutazione della prestazione fornisce un valore

accettabile
c L'intervallo dei valori in cui ricade la valutazione della prestazione
d Un insieme di programmi campione appositamente scelto per impegnare un dispositivo

nell'esecuzione di un numero adeguato di istruzioni significative ai fini della valutazione
da effettuare
3 Ai fini della valutazione delle prestazioni Hardware, il tempo di CPU viene definito come:
Misurare le prestazioni !
a Il tempo di CPU utente speso per l'esecuzione delle istruzioni del programma utente
b Il tempo di CPU utente speso per l'esecuzione delle istruzioni del programma utente più
il tempo di CPU di sistema speso per l'esecuzione delle funzioni del Sistema Operativo
necessarie per eseguire il programma utente
c Il tempo di CPU di sistema speso per l'esecuzione delle funzioni del Sistema Operativo
necessarie per eseguire il programma utente
d Il tempo speso negli accessi alla Memoria principale per il prelievo delle istruzioni
1 di 5 07/12/21, 15:28
4 La relazione che lega la frequenza di clock al periodo di clock è data da:
Prestazioni della CPU !
a Frequenza diviso periodo uguale a 1
b Frequenza uguale all'inverso del periodo
c Frequenza più periodo uguale tempo di CPU
d Frequenza uguale a 1 meno periodo
5 Utilizzando il periodo di clock, il tempo di CPU utente relativo alla esecuzione di un

programma può essere calcolato con la formula:
a Numero di cicli di clock impiegati per l'esecuzione del programma meno il periodo di
clock
b Numero di cicli di clock impiegati per l'esecuzione del programma diviso per il periodo
di clock
c Numero di cicli di clock impiegati per l'esecuzione del programma più il periodo di clock
d Numero di cicli di clock impiegati per l'esecuzione del programma moltiplicato per il
periodo di clock
6 Utilizzando la frequenza di clock, il tempo di CPU utente relativo alla esecuzione di un

programma può essere calcolato con la formula:
a Numero di cicli di clock impiegati per l'esecuzione del programma più la frequenza di
clock
b Numero di cicli di clock impiegati per l'esecuzione del programma moltiplicato per la
frequenza di clock
c Numero di cicli di clock impiegati per l'esecuzione del programma diviso la frequenza di
clock
d Numero di cicli di clock impiegati per l'esecuzione del programma meno la frequenza di
clock
2 di 5 07/12/21, 15:28
7 Considerando un computer con un periodo di clock di 2 ns/ciclo ed un programma che

richiede 12000000 di cicli di esecuzione, il tempo di CPU utente è dato da:
8 Considerando un computer con una frequenza di clock di 3 GHz ed un programma che

richiede 12000000 di cicli di esecuzione, il tempo di CPU utente è dato da:
3 di 5 07/12/21, 15:28
9 La relazione che lega il tempo di CPU utente con la frequenza di clock e il periodo di
clock è:
a Inversa proporzionalità con il periodo e diretta proporzionalità con la frequenza
b Inversa proporzionalità con la frequenza e diretta proporzionalità con il periodo
c Diretta proporzionalità con entrambi
d Inversa proporzionalità con entrambi
10 Per migliorare le prestazioni di un computer la frequenza di clock può essere:
4 di 5 07/12/21, 15:28
a Mantenuta costante diminuendo il periodo di clock
b Diminuita, ma senza superare il limite fisico costituito dalla possibilità di disperdere il

calore generato
c Aumentata, ma senza superare il limite fisico costituito dalla possibilità di disperdere il

calore generato
d Mantenuta costante aumentando il periodo di clock
5 di 5 07/12/21, 15:28
1 In una gerarchia di memorie, il livello più vicino alla CPU è:
Gerarchia di memorie !
a Più veloce e meno grande
b Meno veloce e più grande
c Più veloce e più grande
d Meno veloce e meno grande
2 La tecnica detta mappatura diretta di una cache costituita da K = 2s locazioni pone:
a Gli indirizzi della cache costituita da K=2s locazioni uguali agli indirizzi delle prime K
locazioni della Memoria principale
b Gli indirizzi della cache uguali allo stesso valore degli indirizzi delle locazioni della
Memoria principale
c Gli indirizzi della cache costituita da K=2s locazioni uguali al valore modulo s degli
indirizzi delle locazioni della Memoria principale, che coincide con il valore
rappresentato dagli s bit meno significativi di tali indirizzi
d Gli indirizzi della cache costituita da K=2s locazioni uguali al valore degli indirizzi delle
ultime K locazioni della Memoria principale
3 Il campo tag di un elemento della Tabella associata alla cache fornisce:
a I bit del contenuto della locazione nella Memoria principale associata alla locazione nella
cache relativa alla riga della Tabella
b I rimanenti bit dell'indirizzo della locazione nella Memoria principale associata alla
locazione nella cache relativa alla riga della Tabella, che vengono persi effettuando
l'operazione modulo prevista dalla tecnica di mappatura diretta della cache
c Il valore di un bit uguale a 1 se la locazione nella cache relativa alla riga della Tabella è
occupata da un dato copiato dalla Memoria principale, uguale a 0 se tale locazione nella
cache è libera
1 di 4 07/12/21, 15:30
d Il valore di un bit uguale a 0 se la locazione nella cache relativa alla riga della Tabella è
cache è libera
4 Il campo di validità di un elemento della Tabella associata alla cache fornisce:
Tempo di hit e penalità di mis !
a I bit del contenuto della locazione nella Memoria principale associata alla locazione nella
cache relativa alla riga della Tabella
b Il valore di un bit uguale a 0 se la locazione nella cache relativa alla riga della Tabella è
cache è libera
c I rimanenti bit dell'indirizzo della locazione nella Memoria principale associata alla
locazione nella cache relativa alla riga della Tabella, che vengono persi effettuando
l'operazione modulo prevista dalla tecnica di mappatura diretta della cache
d Il valore di un bit uguale a 1 se la locazione nella cache relativa alla riga della Tabella è
cache è libera
5 I termini hit rate e miss rate indicano:
a Le metriche che forniscono rispettivamente il tempo medio necessario per stabilire se si

è verificato un hit o un miss nel trovare un elemento nel livello superiore della gerarchia
di memorie
b Le metriche che forniscono rispettivamente il tempo speso per gli hit e i miss che si
verificano in un intervallo di tempo in una gerarchia di memorie
c Le metriche che forniscono rispettivamente la frequenza di hit e la frequenza di miss che

si verificano in un fissato numero di accessi in memoria.
d Le metriche che forniscono rispettivamente il numero totale di hit e di miss che si

verificano nell'esecuzione di un programma
6 La penalità di miss è:
2 di 4 07/12/21, 15:30
a La metrica che fornisce il tempo per sostituire un blocco della memoria Virtuale con un
nuovo blocco copiato dalla memoria di massa che contiene il dato cercato
b La metrica che fornisce il tempo che si spende per accedere al livello superiore della
gerarchia di memorie nel caso che il dato venga trovato
c La metrica che fornisce il tempo totale dei miss che si verificano nell'esecuzione di un
programma
d La metrica che fornisce il tempo per sostituire un blocco nel livello superiore con un
nuovo blocco copiato dal livello inferiore che contiene il dato cercato
7 Il tempo di hit:
a La metrica che fornisce il tempo per sostituire un blocco nel livello superiore con un
nuovo blocco copiato del livello inferiore che contiene il dato cercato
b La metrica che fornisce il tempo che si spende per accedere al livello superiore della
gerarchia di memorie nel caso che il dato venga trovato
c La metrica che fornisce il tempo totale degli hit che si verificano nell'esecuzione di un
programma
d La metrica che fornisce il tempo che si spende per accedere alla Memoria Virtuale nel
caso che il dato venga trovato
8 Con il termine Memoria Virtuale si indica:
Memoria virtuale !
a Una memoria in cui tutti i programmmi che vengono eseguiti in parallelo possono
condividere i dati effettuando operazioni di lettura/scrittura
b Il livello più basso di una gerarchia di memorie che corrisponde alla Memoria di massa
c Una tecnica di gestione della memoria capace di simulare uno spazio di Memoria
principale indirizzabile maggiore di quello fisicamente disponibile, utilizzando spazio
della memoria di massa
d La memoria riservata alle funzioni svolte dal Sistema Operativo
3 di 4 07/12/21, 15:30
9 Si verifica un page fault quando:
Memoria Virtuale !
a Si richiede l'accesso ad una pagina della Memoria Virtuale che non corrisponde ad una
pagina della Memoria principare perché la pagina cercata risiede nella memoria di
massa
b Il dato non viene trovato nella relativa pagina nell'accesso al livello superiore della
gerarchia di memoria costituito dalla cache
c Il dato non viene trovato nella relativa pagina contenuta nel livello più basso della
gerarchia di memorie
d Si richiede l'accesso ad una pagina della Memoria Virtuale che corrisponde ad una
pagina della Memoria principare
10 La MMU (Memory Management Unit) è:
Memoria Virtuale !
a Un dispositivo Hardware che effettua il prelievo dei dati presenti nella cache
b Un dispositivo Hardware per la gestione dei livelli di una gerarchia di memorie che
fornisce la traduzione degli indirizzi del livello superiore in indirizzi della memoria di
massa
c Un dispositivo Hardware per la gestione della Memoria Virtuale che fornisce la

traduzione degli indirizzi virtuali in indirizzi fisici della Memoria principale
d Un dispositivo Hardware per assegnare lo spazio della cache alle operazioni del Sistema
operativo
4 di 4 07/12/21, 15:30
1 Il parallelismo della tecnica di pipelining per il miglioramento delle prestazioni di un

computer consiste:
Pipelining !
a Nell'uso di una unità di elaborazione grafica ad alto parallelismo che offre la possibiltà di
programmare un ampio spettro di applicazioni utilizzando un linguaggio di
programmazione tipicamente basato sul Linguaggio C
b Nella possibilità di eseguire in parallelo le istruzioni su un computer in cui è presente più

di una CPU
c Nella esecuzione in parallelo di più istruzioni come in una catena di montaggio,

suddividendo l'esecuzione di ogni istruzione in fasi e svolgendo le operazioni di ogni
fase in un ciclo di clock.
d Nell'effettuare gli accessi ai dati ed alle istruzioni attraverso una gerarchia di livelli di
memoria copiando i blocchi da un livello a quello immediantamente superiore
2 L'esecuzione di una istruzione del Linguaggio Macchina MIPS nell'applicazione del

pipeling è suddivisa in:
Pipelining !
a 6 fasi denominate: Fetch, lettura dei registri, decodifica del codice operativo, calcolo
effettuato dall'ALU, lettura/scrittura di un dato in Memoria, scrittura nel blocco dei
Registri
b 4 fasi denominate: Fetch e decodifica, lettura dei registri e calcolo effettuato dall'ALU,
lettura/scrittura di un dato in Memoria, scrittura nel blocco dei Registri
c 5 fasi denominate: Fetch, lettura dei registri e decodifica, calcolo effettuato dall'ALU,
d 5 fasi denominate: Fetch e decodifica, lettura dei registri, calcolo effettuato dall'ALU,
3 Per l'implementazione della tecnica di pipelining è necessario:
Pipelining !
1 di 4 07/12/21, 15:31

computer consiste:
Pipelining !
a Aggiungere delle General Purpose GPU tra cui suddividere l'esecuzione delle istruzioni
in parallelo
b Aggiungere delle CPU tra cui suddividere l'esecuzione delle istruzioni in parallelo
c Aggiungere dei registri per memorizzare le informazioni necessarie alla esecuzione in

parallelo delle istruzioni
d Aggiungere dei bus di comunicazione tra le CPU che concorrono alla esecuzione in
parallelo delle istruzioni
4 Si verifica una criticità strutturale quando:
CriticitÃ nel pipelining !
a Le risorse Hardware presenti non sono in grado di supportare le operazioni richieste da

diverse fasi della pipeline in esecuzione
b Una fase deve aspettare i risultati delle operazioni eseguite in un altra fase della
pipeline.
c Il prelievo di una istruzione nella fase di Fetch dipende dall’esito del test di una
istruzione di salto condizionato in esecuzione nella pipeline
d La pipeline non riceve i dati necessari a causa di un Page Fault
5 Si verifica una criticità sui dati quando:
a La pipeline non riceve i dati necessari a causa di un Page Fault
b Le risorse Hardware presenti non sono in grado di supportare le operazioni richieste da

c Il prelievo di una istruzione nella fase di Fetch dipende dall’esito del test di una
d Una fase deve aspettare i risultati delle operazioni eseguite in un altra fase della pipeline
6 Per risolvere una criticità sui dati:
2 di 4 07/12/21, 15:31

computer consiste:
Pipelining !
a Si utilizza una tecnica di predizione dell'esito del salto condizionato, che nel caso più
semplice consiste nel continuare sempre l'esecuzione senza effettuare il salto
b Si utilizza la tecnica detta di propagazione (bypassing) che consente all’istruzione

successiva di leggere direttamente i risultati output calcolati dall’ALU senza dover
attendere che siano memorizzati nel blocco dei Registri
c Si aggiungono dei dispositivi di controllo per evitare i conflitti tra fasi di esecuzione di
istruzioni diverse che richiedono lo stesso Hardware
d Si duplicanno i dispositivi che determinano i conflitti tra fasi di esecuzione di istruzioni

diverse che richiedono lo stesso Hardware
7 Si verifica una criticità sul controllo quando:
a Una fase deve aspettare i risultati delle operazioni eseguite in un altra fase della pipeline
b Il prelievo di una istruzione nella fase di Fetch dipende dall’esito del test di una
c Le risorse Hardware presenti non sono in grado di supportare le operazioni richieste da

d La pipeline non riceve i dati necessari a causa di un Page Fault
8 Per risolvere una criticità sul controlo:
a Si utilizza una tecnica di predizione dell'esito del salto condizionato, che nel caso più
semplice consiste nel continuare sempre l'esecuzione senza effettuare il salto
b Si utilizza la tecnica detta di propagazione (bypassing) che consente all’istruzione

successiva di leggere direttamente i risultati output calcolati dall’ALU senza dover
attendere che siano memorizzati nel blocco dei Registri
c Si aggiungono dei dispositivi di controllo per evitare i conflitti tra fasi di esecuzione di
istruzioni diverse che richiedono lo stesso Hardware
d Si duplicanno i dispositivi che determinano i conflitti tra fasi di esecuzione di istruzioni

diverse che richiedono lo stesso Hardware
3 di 4 07/12/21, 15:31

computer consiste:
Pipelining !
9 Il termine multicore è riferito a una Architettura:
Multicore e GPU !
a Che implementa una gerarchia di Memorie
b In cui è presente più di una Graphic Processing Unit (GPU)
c Che implementa la Memoria Virtuale
d In cui è presente più di una Central Processing Unit (CPU)
10 Una General Purpose GPU è:
Multicore e GPU !
a Una Unità di elaborazione grafica ad alto parallelismo che offre la possibiltà di

programmare un ampio spettro di applicazioni utilizzando un linguaggio di
programmazione tipicamente basato sul Linguaggio C
b Una Architettura in cui è presente più di una Central Processing Unit (CPU)
c Una Atrchitettura che suddivide l'esecuzione di ogni istruzione in fasi svolgendo le

operazioni di ogni fase in un ciclo di clock.
d Una Architettura che implementa le istruzioni con un numero variabili di cicli di clock
4 di 4 07/12/21, 15:31

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1 La Macchina di Turing e la Macchina di Von Neuman sono:

a Computer che non vengono più venduti

b Modelli di computer che risolvono speciﬁci problemi matematici

c Computer di marca diversa

d Modelli teorici di computazione algoritmica

2 I problemi che possono essere risolti con un algoritmo sono:

Risultati teorici fondamentali !

b Solo i problemi con meno di un miliardo di dati

c Solo i problemi con soluzione numerica

d Un sottoinsieme di tutti i problemi

3 Rispetto alla Macchina di Turing la Macchina di Von Neuman risolve:

Risultati teorici fondamentali !

a Un numero di problemi minore

b Gli stessi problemi

c Un numero di problemi maggiore

d Solo i problemi con soluzione numerica

4 In ogni transizioni di stato della Macchina di Turing lo stato successivo dipende:

a Dalla lunghezza della sequenza scritta sul nastro

b Dallo stato attuale e dal simbolo letto sul nasto

c Dal primo stato assunto dalla macchina

d Dal numero totale degli stati

1 La Macchina di Turing e la Macchina di Von Neuman sono:

5 Il Sistema Operativo è un programma che:

a Traduce un programma scritto in un Linguaggio ad Alto Livello in un programma in

b Esegue le operazioni aritmetiche e logiche

c Gestisce le risorse Hardware del computer assegnandole ai programmi da eseguire e

d Valuta le prestazioni dell'Unità Aritmetico-Logica

6 Le componenti Hardware del computer comunicano tra loro utilizzando:

b Canali di comunicazione detti bus

c Il Clock in ﬁssati intervalli di tempo

7 La valutazione delle prestazioni di un computer misura:

a I costi del Software

c La correttezza della soluzione fornita da un programma

d L'eﬃcienza della esecuzione di un programma su un computer

a Una lista anche inﬁnita di azioni comprensibili ed eseguibili da una macchina

b Una lista ﬁnita di azioni comprensibili ed eseguibili da una macchina

1 La Macchina di Turing e la Macchina di Von Neuman sono:

c Un insieme di azioni comprensibili ed eseguibili da una macchina

d Una lista di azioni senza particolari vincoli

9 I progressi della tecnologia hanno:

a Migliorato le prestazioni ed aumentatol'insieme dei problemi algoritmicamente risolubili

b Ridotto i costi ed aumentato l'insieme dei problemi algoritmicamente risolubili

c Cambiato i risultati teorici relativi alla computazione algoritmica

a Insiemi inﬁniti nel caso di algoritmi risolutivi di problemi complessi

b Insiemi sia ﬁniti che inﬁniti

c Insiemi comunque grandi, ma sempre ﬁniti

d Sempre insiemi inﬁniti

… Una Architettura RISC è caratterizzata da:

a Istruzioni in Linguaggio Macchina più semplici ed un Hardware meno complesso

b Istruzioni in Linguaggio Macchina che si possono eseguire su un qualunque computer

c Istruzioni in Linguaggio Macchina più numerose ed un Hardware più complesso

d Istruzioni in Linguaggio Macchina più lente ed un Hardware più complesso

2 Una istruzione in Linguaggio Macchina del MIPS è rappresentata da:

a Una sequenza di 32 simboli dell'alfabero inglese

b Una sequenza di almeno 32 cifre binarie

c Una sequenza di 32 cifre binarie

d Una sequenza di cifre binarie di lunghezza variabile

a Un programma che traduce un programma scritto in Assembly in un programma scritto

c Un programma che traduce un programma scritto in un Linguaggio ad Alto Livello in un

d Un programma che traduce un programma scritto in Linguaggio Macchina in un

4 Per accedere al contenuto di un particolare registro è necessario conoscere:

a La lunghezza di tale registro