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Domande in preparazione

alla seconda prova intercorso


a.a. 20/21
Domande seconda prova intercorso
• Linguaggio assembly MIPS (effetto istruzione o sequenza istruzioni, sintassi, traduzione da e
in C, codifica e decodifica, cicli e procedure, operazioni logiche, versioni immediate e
unsigned, array in memoria, indirizzamenti, …)
• Il processore: unità di elaborazione dati e unità di controllo (moduli e collegamenti,
esecuzione istruzioni, quali stringhe sui fili, quali segnali di controllo, durata ciclo di clock, … )
• Valutazione delle prestazioni (definizioni, equazione classica, … )
• Processore con pipeline (stadi per ogni istruzione, durata ciclo di clock, criticità, soluzione con
nop, riordino, propagazione, … )
• La gerarchia delle memorie, memoria cache (piramide, principi di località, migrazione dati,
suddivisione di un indirizzo, suddivisione di un blocco di cache, …)
Seconda prova anno 2019/20
Svolto
Svolto
7) 7 
Si consideri l’implementazione studiata del processore con pipeline. Svolto
Cosa fa l’istruzione lw $s1,24($s2) nello stadio MEM?
A. Esegue la somma del contenuto del registro $s2 con 24
B. Scrive nel registro $s1 il dato prelevato dalla memoria
C. Preleva l’istruzione dalla memoria istruzioni D. Nessuna delle risposte precedenti

8) 8 
In una gerarchia delle memorie troveremo più vicina al processore
A. Una memoria più veloce e di maggiore capacità C. Una memoria di minor costo
B. Una memoria più veloce e di minore capacità D. Nessuna delle risposte precedenti
Seconda prova intercorso 18/12/18
Svolto
svolto
Assembler MIPS svolto
Domanda (effetto istruzione)
Quale sarà il contenuto del registro $s0, dopo l’esecuzione della seguente istruzione assembler MIPS:
slt $s0, $s1, $s2
supponendo che il contenuto dei registri $s0, $s1, $s2 (espresso in esadecimale) sia rispettivamente:
00000000, EEEEEEEE, 0F0F0F0F?
A. EFEFEFEF B. 00000000 C. 00000001 D. Nessuna delle risposte precedenti

Domanda (sintassi)
Quale, fra le seguenti, è una corretta istruzione di addi in assembler MIPS?
A. addi $t0,$s1,$s2
B. addi $t0,$s1,12
C. addi $t0,(12)$s1
D. Nessuna delle risposte precedenti

Domanda (da assembler a C)


Si assuma che le variabili i e k corrispondano ai registri $s0 e $s1. Qual è l’istruzione C corrispondente al
seguente codice assembler MIPS?
label: bne $s0, $s1, Exit A. while(i==k) i=i+1;
addi $s0, $s0, 1 B. for(i=1; i<k; i++) i=k;
j label C. if(i==k) i=i+1;
Exit: … D. Nessuna delle risposte precedenti
Assembler MIPS svolto
Domanda (procedure)
In assembler MIPS la chiamata alla procedura proc è realizzata:
A. Tramite l’istruzione j proc e inserendo jr $ra dopo l’ultima istruzione della procedura
B. Tramite l’istruzione j proc e inserendo jal $ra dopo l’ultima istruzione della procedura
C. Tramite l’istruzione jal proc e inserendo jr $ra dopo l’ultima istruzione della procedura
Nessuna delle risposte precedenti

Domanda (operazioni bit a bit)


Quale sarà il contenuto del registro $s0, dopo l’esecuzione dell’istruzione assembler MIPS: or $s0,$s1,$s2
supponendo che il contenuto dei registri $s0, $s1, $s2 (espresso in esadecimale) sia rispettivamente: 00000000,
11111111, EAEAEAEA?
A. FBFBFBFB C. D9D9D9D9
B. 11111111 D. Nessuna delle risposte precedenti

Domanda (formati codifica)


Nella codifica binaria di un’istruzione beq, nel formato a 32 bit, gli indirizzi dei registri, di cui bisogna confrontare il
contenuto, vengono ottenuti dai seguenti campi:
A. [25-21] e [20-16]
B. [20-16] e [15-11]
C. [25-21], [20-16] e [15-11]
D. Nessuna delle risposte precedenti
Assembler MIPS
Domanda (effetto sequenza istruzioni)
Si supponga che il contenuto iniziale dei registri $s0, $s1 sia rispettivamente 10 e 20. Quale sarà il contenuto di $s0
dopo l’esecuzione della seguente istruzione:
slt $t0,$s0,$s1
bne $t0,$s1,label
label: srl $s0, $s0, 1 ?

A. 10 C. 5
B. 20 D. Nessuna delle risposte precedenti
Domanda (istruzioni unsigned)
Quale sarà il contenuto del registro $t0 dopo l’esecuzione di sltu $t0,$s0,$s1 supponendo che i contenuti
dei registri $s0 e $s1 siano rispettivamente:
10000000 00000000 00000000 00000000 e 00000000 00000000 00000000 00000001?

A. 00000000 00000000 00000000 00000000 B. 00000000 00000000 00000000 00000001


B. 10000000 00000000 00000000 00000001
D. Nessuna delle risposte precedenti
3)
Domanda (codifica)
Qual è la codifica in binario dell’istruzione lw $s1,12($s2) sapendo che il codice operativo di lw è
23esa e che ai registri $s0 – $s7 corrispondono i numeri 16 – 23?
A. 00000010010100010000001100100011
B. 10001110010100010000000000001100
C. 10001110001100100000000000001100 D. Nessuna delle risposte precedenti
Processore MIPS svolto
Domanda (segnali di controllo)
Nella esecuzione di una istruzione sw il segnale di controllo RegWrite:
A. è 1 e permette la scrittura nel register file
B. è 1 e permette la scrittura nella memoria dati
C. è 0 ed evita la scrittura nella memoria dati
D. Nessuna delle precedenti

Domanda (collegamenti)
Nello schema di implementazione studiata per il processore MIPS, il dato da scrivere nel banco dei registri viene scelto fra:
A. Il dato letto dalla memoria dati e l’uscita della ALU.
B. Il secondo dato letto dal banco dei registri e l’uscita della ALU
C. Il secondo dato letto dal banco dei registri e l’estensione del segno dei 16 bit meno significativi dell’istruzione
D. Nessuna delle precedenti

Domanda (collegamenti)
Dai 32 bit dell’istruzione prelevata dalla memoria viene inviato al modulo di estensione del segno il seguente campo:
A. [20 - 16]
B. [16 - 1]
C. [20 - 0]
D. Nessuna delle precedenti
Processore MIPS svolto
Domanda (indirizzamenti)

Se nel processore MIPS studiato, con PC=1044 viene prelevata l’istruzione beq $s0,$s0,offset
dove i 16 bit di offset sono 00000000 00000111, quale sarà il prossimo valore di PC?
A. 1076 B. 1051 C. Non è possibile stabilirlo D. Nessuna delle risposte precedenti

Domanda (collegamenti)
Nello schema di implementazione studiata per il processore MIPS, il primo dato in ingresso alla ALU:
A. È il primo dato letto dal banco dei registri
B. viene scelto fra il secondo dato letto dal banco dei registri e l’estensione del segno dei 16 bit più significativi
dell’istruzione
C. viene scelto fra il secondo dato letto dal banco dei registri e l’estensione del segno dei 16 bit meno
significativi dell’istruzione
D. Nessuna delle precedenti

Domanda (utilizzo moduli)


Nello schema di implementazione studiata per il processore MIPS, le seguenti istruzioni utilizzano il
modulo di estensione del segno:
A. add e lw
B. addi e lw
C. add e beq D. Nessuna delle precedenti
Processore MIPS
Domanda (Unità di controllo)
A parte il segnale PcSrc, quali altri segnali di controllo non possono essere decisi (dall’unità di controllo) leggendo
soltanto il codice operativo dell’istruzione?
A. I segnali MemRead e MemWrite
B. Il segnale ALUOp a 2 bit
C. I segnali di controllo della ALU D. Nessuna delle risposte precedenti.

Domanda (Unità di controllo principale)


L’Unità di controllo principale del processore a singolo ciclo studiato è
A. Un circuito combinatorio che riceve in ingresso il codice operativo (op) dell’istruzione da eseguire
B. Un circuito sequenziale che riceve in ingresso il codice operativo (op) dell’istruzione da eseguire
C. Un circuito combinatorio che riceve in ingresso il codice funzionalità (funct) dell’istruzione da eseguire
D. Nessuna delle risposte precedenti
Domanda (Unità di controllo della ALU)
L’Unità di controllo della ALU riceve in ingresso:
A. I 6 bit più significativi dell’istruzione e il segnale di controllo ALUOp a 1 bit
B. I 6 bit meno significativi dell’istruzione e il segnale di controllo ALUOp a 1 bit
C. I 6 bit più significativi dell’istruzione e il segnale di controllo ALUOp a 2 bit
D. Nessuna delle precedenti
Valutazione delle prestazioni svolto
Domanda (CPI)
Nella valutazione delle prestazioni di un processore (multiciclo), per CPI si intende
A. Il Program Counter dell’Istruzione
B. Il numero medio di Istruzioni Per Ciclo di clock
C. Il numero medio di Cicli di clock Per Istruzione D. Nessuna delle risposte precedenti.
Domanda (equazione classica)
Qual è il tempo di esecuzione di un processore che esegue 200 istruzioni con frequenza di clock 5 GHz e
CPI=1,25?
A. 8 × 102 sec
B. 500 sec
C. 5 × 10-7 sec
D. Nessuna delle risposte precedenti

Domanda (cicli di clock)


Si supponga che un processore P1 con frequenza di clock 2,5 GHz esegua un programma in 20 secondi e un
processore P2 con frequenza di clock 3 GHz esegua lo stesso programma in 15 secondi. Il numero di cicli di
clock compiuti da P1 e da P2 rispettivamente, sono
A. 50  10 9 e 45  10 9 C. 50 e 45
B. 8 e 0,2 D. Nessuna delle risposte precedenti.
Pipeline svolto
Domanda (collegamenti)
Si consideri l’implementazione studiata del processore con pipeline. Nella fase WB (Write Back), il numero del
registro di scrittura per una istruzione add viene letto
A. Dal campo [15-11] dell’istruzione C. Dall’uscita della ALU
B. Dal registro MEM/WB D. Nessuna delle risposte precedenti
Domanda (durata clock)
In un processore con pipeline (come studiato), la durata del ciclo di clock è uguale alla durata:
A. dell’istruzione più veloce
B. dell’istruzione lw
C. dello stadio più lento
D. Nessuna delle risposte precedenti
Domanda (durata clock)
Si supponga che i vari stadi della pipeline (come studiata) abbiano le latenze (ritardi) riportate in tabella. Quanto dura
un ciclo di clock nel processore con pipeline e senza pipeline, rispettivamente?

IF ID EX MEM WB
150 ps 250 ps 400 ps 200 ps 200 ps

A. 400 ps e 1200 ps C. 1200 ps in entrambi i casi


B. 2000 ps e 1200 ps D. Nessuna delle risposte precedenti.
Pipeline
Domanda (criticità)
Una criticità (hazard) sui dati si ha quando:
A. Due istruzioni distinte necessitano della ALU nello stesso ciclo di clock
B. Una istruzione tenta di scrivere due diversi valori in uno stesso registro
C. Una istruzione tenta di utilizzare un dato non ancora disponibile
D. Nessuna delle risposte precedenti

Domanda (criticità)
Nella seguente sequenza di istruzioni per una pipeline a 5 stadi come studiata:
sub $t0,$t1,$t2
and $s1,$t0,$s2
A. Non vi sono hazard
B. Vi è un hazard sui dati che può essere risolto con la propagazione
C. Vi è un hazard sui dati che non può essere risolto con la propagazione
D. Nessuna delle risposte precedenti
Domanda (tempo di esecuzione)
Il tempo di esecuzione di una singola istruzione nel processore con pipeline (come studiato) rispetto al processore a
singolo ciclo senza pipeline (come studiato):
A. È sicuramente inferiore C. Può essere anche superiore
B. È uguale D. Nessuna delle precedenti
Memoria svolto

Domanda (hit)
In una memoria cache a mappatura diretta si ha una hit (successo), in seguito alla richiesta di un indirizzo, se:
A. L’indirizzo era stato già richiesto in precedenza (dall’accensione della macchina)
B. Nella linea indicata dal campo indice dell’indirizzo, il bit di validità è posto a 1.
C. Nella linea indicata dal campo indice dell’indirizzo: il campo tag è uguale al campo tag dell’indirizzo
D. Nessuna delle risposte precedenti
Domanda (suddivisione indirizzo)
Si consideri una memoria cache con 256 blocchi ognuno di 1 parola.
Un indirizzo della memoria principale a 32 bit che indirizza 1 parola verrà suddiviso nei campi Tag e
Indice che avranno un numero di bit rispettivamente di:
A. 24, 8 C. 21, 11
B. 16, 16 D. Nessuna delle risposte precedenti
Domanda (inclusività)
È vero che in una memoria cache a mappatura diretta ogni dato contenuto nella memoria cache è
contenuto anche nel livello di memoria sottostante?
A. Dipende dagli accessi alla memoria finora effettuati C. Sì
B. No D. Nessuna delle risposte precedenti