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In una gerarchia delle memorie troveremo più vicina al processore
A. Una memoria più veloce e di maggiore capacità C. Una memoria di minor costo
B. Una memoria più veloce e di minore capacità D. Nessuna delle risposte precedenti
Seconda prova intercorso 18/12/18
Svolto
svolto
Assembler MIPS svolto
Domanda (effetto istruzione)
Quale sarà il contenuto del registro $s0, dopo l’esecuzione della seguente istruzione assembler MIPS:
slt $s0, $s1, $s2
supponendo che il contenuto dei registri $s0, $s1, $s2 (espresso in esadecimale) sia rispettivamente:
00000000, EEEEEEEE, 0F0F0F0F?
A. EFEFEFEF B. 00000000 C. 00000001 D. Nessuna delle risposte precedenti
Domanda (sintassi)
Quale, fra le seguenti, è una corretta istruzione di addi in assembler MIPS?
A. addi $t0,$s1,$s2
B. addi $t0,$s1,12
C. addi $t0,(12)$s1
D. Nessuna delle risposte precedenti
A. 10 C. 5
B. 20 D. Nessuna delle risposte precedenti
Domanda (istruzioni unsigned)
Quale sarà il contenuto del registro $t0 dopo l’esecuzione di sltu $t0,$s0,$s1 supponendo che i contenuti
dei registri $s0 e $s1 siano rispettivamente:
10000000 00000000 00000000 00000000 e 00000000 00000000 00000000 00000001?
Domanda (collegamenti)
Nello schema di implementazione studiata per il processore MIPS, il dato da scrivere nel banco dei registri viene scelto fra:
A. Il dato letto dalla memoria dati e l’uscita della ALU.
B. Il secondo dato letto dal banco dei registri e l’uscita della ALU
C. Il secondo dato letto dal banco dei registri e l’estensione del segno dei 16 bit meno significativi dell’istruzione
D. Nessuna delle precedenti
Domanda (collegamenti)
Dai 32 bit dell’istruzione prelevata dalla memoria viene inviato al modulo di estensione del segno il seguente campo:
A. [20 - 16]
B. [16 - 1]
C. [20 - 0]
D. Nessuna delle precedenti
Processore MIPS svolto
Domanda (indirizzamenti)
Se nel processore MIPS studiato, con PC=1044 viene prelevata l’istruzione beq $s0,$s0,offset
dove i 16 bit di offset sono 00000000 00000111, quale sarà il prossimo valore di PC?
A. 1076 B. 1051 C. Non è possibile stabilirlo D. Nessuna delle risposte precedenti
Domanda (collegamenti)
Nello schema di implementazione studiata per il processore MIPS, il primo dato in ingresso alla ALU:
A. È il primo dato letto dal banco dei registri
B. viene scelto fra il secondo dato letto dal banco dei registri e l’estensione del segno dei 16 bit più significativi
dell’istruzione
C. viene scelto fra il secondo dato letto dal banco dei registri e l’estensione del segno dei 16 bit meno
significativi dell’istruzione
D. Nessuna delle precedenti
IF ID EX MEM WB
150 ps 250 ps 400 ps 200 ps 200 ps
Domanda (criticità)
Nella seguente sequenza di istruzioni per una pipeline a 5 stadi come studiata:
sub $t0,$t1,$t2
and $s1,$t0,$s2
A. Non vi sono hazard
B. Vi è un hazard sui dati che può essere risolto con la propagazione
C. Vi è un hazard sui dati che non può essere risolto con la propagazione
D. Nessuna delle risposte precedenti
Domanda (tempo di esecuzione)
Il tempo di esecuzione di una singola istruzione nel processore con pipeline (come studiato) rispetto al processore a
singolo ciclo senza pipeline (come studiato):
A. È sicuramente inferiore C. Può essere anche superiore
B. È uguale D. Nessuna delle precedenti
Memoria svolto
Domanda (hit)
In una memoria cache a mappatura diretta si ha una hit (successo), in seguito alla richiesta di un indirizzo, se:
A. L’indirizzo era stato già richiesto in precedenza (dall’accensione della macchina)
B. Nella linea indicata dal campo indice dell’indirizzo, il bit di validità è posto a 1.
C. Nella linea indicata dal campo indice dell’indirizzo: il campo tag è uguale al campo tag dell’indirizzo
D. Nessuna delle risposte precedenti
Domanda (suddivisione indirizzo)
Si consideri una memoria cache con 256 blocchi ognuno di 1 parola.
Un indirizzo della memoria principale a 32 bit che indirizza 1 parola verrà suddiviso nei campi Tag e
Indice che avranno un numero di bit rispettivamente di:
A. 24, 8 C. 21, 11
B. 16, 16 D. Nessuna delle risposte precedenti
Domanda (inclusività)
È vero che in una memoria cache a mappatura diretta ogni dato contenuto nella memoria cache è
contenuto anche nel livello di memoria sottostante?
A. Dipende dagli accessi alla memoria finora effettuati C. Sì
B. No D. Nessuna delle risposte precedenti