Corso di Laboratorio VI

Elettronica Digitale
Dott. Mario E. Bertaina
Studio IV piano E.N. (lato fisica cosmica) Telefono: 011-6707492 E-mail: bertaina@to.infn.it
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ELETTRONICA DIGITALE
Rappresentazione di numeri Funzioni logiche combinatorie elementari (NOT,OR,AND,NOR,NAND,XOR) Algebra booleana Circuiti logici integrati in logica TTL e DTL Fan Out Multivibratori monostabili e bistabili Logica sincronizzata: Flip/Flop, Master/Slave, J/K, Registro di Scorrimento Conversione Analogico Digitale, DAC

ESPERIENZE DI LABORATORIO
Diodo rettificatore Linea di Ritardo Amplificatore Operazionali (Invertente, Non Inv., Diff., Integr., Logaritmico) NAND TTL Monostabile Registro di Scorrimento J/K DAC Comando Connessione, Misure

ADC
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Elettronica Digitale
INFORMAZIONE TRATTATA IN FORMA: ANALOGICA DIGITALE
Grandezza rappresentata da un livello di V/I che varia con continuit Grandezza rappresentata tramite circuiti quantizzati

ADC (Analog Digital Converter) opera la conversione da analogico a digitale DAC (Digital Analog Converter) opera la conversione da digitale ad analogico

OPERAZIONI ARITMETICHE E LOGICHE IN ELETTRONICA DIGITALE

Circuiti che in condizioni stazionarie hanno solo 2 stati stabili:

Es. TRANSISTOR : INTERDIZIONE VCout = 4 1 V SATURAZIONE VCout = 0.2 0.2 V Associamo ad ogni livello di tensione unaffermazione logica: 0 1 ; VERO FALSO

Convenzionalmente: 0 FALSO => V BASSO 1 VERO => V ALTO 0 FALSO => V ALTO 1 VERO => V BASSO

LOGICA POSITIVA

LOGICA NEGATIVA
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RAPPRESENTAZIONE DEI NUMERI

DECIMALE:
Es. 139 : 1 X 102 + 3 X 101 + 9 X 100 Cifra: Coefficiente di una potenza di 10 n cifre => 0 - (10n - 1) es. n=3

999

BINARIO:
Es. 1001 : 1 X 23 + 0 X 22 + 0 X 21 + 1 X 20 Cifra: Coefficiente di una potenza di 2 n cifre => 0 - (2n - 1) es. n=3

DIGIT BINARIO = BIT BYTE INSIEME DI BIT

DECIMALE 0 1 2 3 7 10 15 BINARIO 0000 0001 0010 0011 0111 1010 1111 4 BITS n BITS 0 (24-1) 0 (2n-1) 0 15
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FUNZIONI LOGICHE ELEMENTARI & CIRCUITI CHE LE REALIZZANO

DUE GRANDI CLASSI DI FUNZIONI LOGICHE (F.L.) COMBINATORIE SEQUENZIALI COMBINATORIE: F.L. caratterizzate dalla composizione di F.L. elementari, (es. NAND = NOT + AND) SEQUENZIALI = il risultato di unoperazione dipende dagli input iniziali, le operazioni sono compiute seguendo una sequenza (es. SHIFT REGISTER)

I CIRCUITI SONO CARATTERIZZATI DA: N ingressi ( 1 N) M uscite (1 M)

LA FUNZIONE E COMPLETAMENTE DEFINITA DALLA TABELLA DI VERITA

I1

I2

IN

U1 U2 UM 1 1

0 0 . 0 0 0 . 1 0 1 . . 0 .. . . . .. 0 1 .. 1 1 1 . . 1

1 0

0 ... 1
... ...

Configurazione di uscita per ogni configurazione di ingresso ed eventualmente configurazione precedente

FUNZIONI LOGICHE ELEMENTARI

NOT OD INVERTITORE
1 IN ; 1 OUT RAPPRESENTAZIONE: O O

I 0 1

U 1 0

U=
Vcc Rc U I Rs

I = 1 VI = 5V TR. SAT. VU = VCEsat ~ 0.2 V I = 0 VI ~ 0.2 V < V TR. INT. VU = VCC ~ 5 V

OR

N IN A,B,C 1 OUT

A 0

B 0 1 0 1

U 0 1 1 1

RAPPRESENTAZIONE: A U B

0
U = A+B+ (somma)

1 1

LOGICA POSITIVA: A B Rs

Rf

U R

1) VA=VB=V0 (0V = 0 log.) D non conducono U = 0V (0 logico) 2) VA=V1 (>V0 = 1 logico) D conducono U = V0+(V1-V-V0)[R/(R+Rs+Rf)]~ V1-V se R>>Rs e Rf R/(R+Rs+Rf) ~ 1 V1-V 1 logico
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V0=0V

AND

N IN A,B,C 1 OUT

A 0

B 0 1 0 1

U 0 0 0 1

RAPPRESENTAZIONE: A U B

0
U = AB (prodotto)

1 1

LOGICA POSITIVA:

A B Rs

U R V0=5V

1) VA,VB=V (1 logico)

U = V0 (1 logico)

Rf

2) VA(0 logico) V1 < V0 VA (0 logico) = V1 V0 U=V0-(V0-V1-V)[R/(R+Rs+Rf)] se R>>Rs e Rf R/(R+Rs+Rf) ~ 1 V1+V 0 logico

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NOR

N IN A,B,C 1 OUT U = A+B

U

A 0 0 1 1

B 0 1 0 1

U 1 0 0 0

A B

NAND

N IN A,B,C 1 OUT U = AB

A 0 0 1 1

B 0 1 0 1

U 1 1 1 0
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A B

ALGEBRA di BOOLE
TEOREMI (verifica con tabella di verit) A=A A + B = B +A commutativa AC=C A (A + B) + C = A + B + C associativa (A B) C = A B C (A+B) C = (A C) + (B C) distributiva A+A=1 A A=0 Teoremi di De Morgan: A+B = AB AB=A+B
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CIRCUITI LOGICI INTEGRATI

FAMIGLIE DI C.L.I. CIRCUITO (FUNZIONE) BASE C.L. COMPLESSI LIVELLO DI INTEGRAZIONE DISSIPAZIONE VELOCITA FAN-OUT

TTL (Transistor Transistor Logic)

NAND Logica positiva

Vcc AND + Rs R V0=5V Rf V NOT Rc U

A 0 0 1 1

B 0 1 0 1

U 1 1 1 0
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B Rs

NAND

(DTL)
VCC=5V 2.2k D2 B E I1 5k I2 U I P VCC=5V 5k

5k D1 P

A B

A = 0 (1 IN BASSO) D conduce VP=VA+V=0.2+0.6=0.8V VA=0.2V perch D1, D2, BE conducano VP ~ 3V ~ 1.8 V D1, D2 interdetti, transistor interdetto Vu = 5 V U=1
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NAND

(DTL)
VCC=5V 2.2k D2 B E I1 5k I2 U I P VCC=5V 5k

5k D1 P

A B

A = B = 1 (VA ~ VB ~ 5V) D interdetti, D1, D2, BE conducono Transistor in saturazione ? Se si VB=0.8V VP=VB+2VD=0.8+2x0.7=2.2V I1= (VCC-VP)/5 = (5-2.2)/5 = 0.56 mA I2 = 0.8/5 = 0.16 mA IB=I1-I2=0.56-0.16=0.4mA IC=(VCC-VCE)/2.2 = (5-0.2)/2.2=2.18mA IC/IB=2.18/0.4=5.5 se min > 5.5 transistor in saturazione VU=0.2V

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NAND

(TTL)
VCC(5V) 4k 1.4k 100 Q4 U Q3 1k

Q1 A B

P O Q2

VCC=5V 4k P

A B = 0 VAVB = 0.2 V VP=0.9 V PO, Q2, Q3 interdetti VU = 5 V

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NAND

(TTL)
4k Q1 A B P O

VCC(5V) 1.4k 100 Q4 U Q3 1k

VCC=5V 4k P

A = B = 1 VA = VB = 5 V PA e PB interdetti VP alto PO, Q2, Q3 in saturazione se Q4 in saturazione VE4 = VC3+VD0=0.2+0.7=0.9V VB4 = VB3 + VC2sat = 0.7 + 0.2 = 0.9 V IMPOSSIBILE Q4 interdetto CONDUZIONI SOLO IN COMMUTAZIONI
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Q2

FAN OUT
OUT DI NAND COMANDA N INGRESSI ANALOGHI (ci riferiamo a slide 16) 1) Se U ALTO non c corrente 2) Se U BASSO c corrente da ingresso stadio successivo Ogni stadio con IN collegato ad U I in transistor I = (VC V(P))/5k = (5-0.7-0.2)/5k = 4.1/5 = 0.82 mA IC = 2.18 +0.82xN mA min deve essere sufficiente per transistor in saturazione min ~ 30 min x IB > 2.18 + 0.82xN (30x0.4-2.18)/0.82 > N N < 9.82/0-82=11.9 Nmax ~ 10

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NAND

AND

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MULTIVIBRATORI

MONOSTABILI BISTABILI ASTABILI

1 STATO STABILE 2 STATI STABILI 0 STATI STABILI

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MONOSTABILE CON NAND TTL

B=1 VB=5V B Y Z C R X Z X 1 2 3 4

IN1 IN2 0 0 1 1 0 1 0 1

U 1 1 1 0

A 1 2 3 4 1 0 0 1

B 1 1 1 1

X 0 1 1 0

Y 1 0 1 1

Z 0 1 0 0
Y A

oppure:

3A 4A

1 1

1 1

1 0

0 1

1 0

= RC

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MULTIVIBRATORE BISTABILE (FLIP/FLOP)

A X TABELLA DI VERITA

A
B Y

B 1 0 1 0

X 1 0 0 1 1

Y 0 1 1 0 1

0 1 1 0

INDETERMINATO SI CONSERVA SIT. PRECEDENTE

MEMORIA A B X set reset

non usato

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LOGICA SINCRONIZZATA
S X

I1 I2 I1=0 I2=1

I1=1 I2=0

SENZA RESET . TEMPI DI SALITA DIFFERENZE TEMPI DI TRANSITO PROBLEMA DEI RITARDI IN LOGICA COMBINATORIA

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Sd S C R R=RC Rd C=0 S = R = 1 STATO PRECEDENTE (Y) Q S=SC

(X) Q

S 0 0 1 1

R Qn+1 0 Qn 1 0 0 1 1 non
usato

C = 0 ES S = 1 R = 0 C=1 S=1R=0 C = 0 ES S = 0 R = 1 C=1 S=0R=1

S = 0 R = 1

} SET } RESET

S = 1 R = 0

S, R cambiano con C = 0 Il FLIP-FLOP scatta sulla abilitazione del clock Ogni clock fa avanzare il processo di un passo portando lelaborazione allo stadio successivo

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FLIP/FLOP S1 Ck R1 Q1 Q1 Ck S2 R2 Q2 Q2

Q impostati su abilitazione di Ck Hp: Q1 = Q2 = .. = 0 Ck 1 Q1 = 1 Q2 = 0 (da S1 = 1, R1 = 0) Ck 2 Q1 = 1 Q2 = 1 Ck Q1 Q2 Q3 ?

Q impostati su disabilitazione di Ck

Ck Q1 Q2
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MASTER / SLAVE
S T Q

R Ck

M/S Ck T CK Q
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S C R

REGISTRO DI SCORRIMENTO
Ck S2 S3 S4

S1

R1 M/S

R2 M/S

R3 M/S

R4

INIZIO S1 = 1, R1 = 0 , Q1 = S2 = Q2 = S3 = .. = 0 DOPO CK1 S2 = 1 se S1 = 0 e R1 = 1 DOPO CK2 S1 = 0 , S2 = 0 , S3 = 1 , S4 = 0 DOPO CK3 S1 = 0 , S2 = 0 , S3 = 0 , S4 = 1

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SHIFT REGISTER
A B QA

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J/K
J Ck K b J Qn+1 = Qn Qn+1 = Qn = 0 Qn+1 = 0 Qn+1 = 1 Qn+1 = 0 Qn+1 = 1 J 0 0 1 1 K 0 1 0 1 Qn+1 Qn 0 1 Qn
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IN controllati da OUT

Q Q CL

J = K = 0 IN disabilitati J = 0 , K = 1 se Q = 0 b disabil. da Q a disabil. da J Q = 1 b abilitato J=1,K=0 J=K=1 dipende da OUT Q = 1 b abilitato Q = 0 a abilitato

Ck K

1 Q0

1 Q1

1 Q2

J0 CK C0 K0

J1 C1 K1

J2 C2 K2

CK Q0 Q1 Q2 Dopo 1 Ck 2 3 4 5 Q2 Q1 Q0 0 0 1 0 1 0 0 1 1 1 0 0
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CONTATORE BINARIO
1 0 1

Data sheets SN74LS164

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Data sheets 54/74 families

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Schema shift register + pulsante di comando

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