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  • Elettronica Digitale Appello 3 Estate 2020esercizio 3 PDF

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    ELETTRONICA DIGITALE

    Corso di Laurea in Ingegneria Informatica


    Prova scritta del 23 luglio 2020
    Esercizio 3
    Progettare una porta logica in tecnologia CMOS, utilizzando la tecnica della pull-up network e della pull-
    down network, che implementi la funzione logica:

    𝑌 = 𝐴𝐵𝐶̅ + 𝐷(𝐴̅ + 𝐸̅ ) + 𝐶𝐹̅

    Determinare il numero dei transistori necessari e disegnarne lo schema completo. Dimensionare inoltre il
    rapporto (W/L) di tutti i transistori, assumendo, per l’inverter di base, W/L pari a 2 per il MOS a canale n e
    pari a 5 per quello a canale p. Si specifichino i dettagli della procedura di dimensionamento di tutti i transistori.

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