1.

Si supponga di avere una sinusoide a frequenza 𝑓 = 100Hz campionata tramite un campionatore

ideale non rispettando il teorema di Shannon, con una frequenza di campionamento 𝑓𝑠 = 100Hz. Il
risultato sarà:
(a) Una sinusoide a frequenza 𝑓 = 100Hz
(b) Un segnale costante
(c) Un segnale casuale
(d) Una sinusoide a frequenza 𝑓 = 50Hz

2. Quale delle seguenti affermazioni sui convertitori A/D risulta falsa?

(a) I convertitori di tipo flash hanno un tempo di conversione sempre pari ad un ciclo di clock,
mentre in quelli a successive approssimazioni dipende dal numero di bit
(b) La complessità hardware di un convertitore flash è superiore a quella di un convertitore a
successive approssimazioni
(c) I convertitori flash sono tipicamente più veloci di quelli a successive approssimazioni
(d) Il consumo di potenza di un convertitore flash è tipicamente più basso di uno a successive
approssimazioni

3. Quale funzione logica si ottiene usando la seguente rete di pull-down?

(a) ̅̅̅̅̅̅̅̅̅̅̅̅
𝐴(𝐵 + 𝐶)
(b) ̅̅̅̅̅̅̅̅̅̅̅̅̅
𝐴+𝐵+𝐶
(c) ̅̅̅̅̅̅̅̅̅̅
𝐴𝐵 + 𝐶
̅̅̅̅̅̅̅̅̅
(d) 𝐴 + 𝐵𝐶

4. Siano in un inverter CMOS 𝑃𝑑 la potenza dinamica, 𝑃𝑠𝑐 la potenza di corto circuito e 𝑃𝑙𝑒𝑎𝑘 la potenza
dissipata per le correnti di leakage. Tipicamente si ha:
(a) 𝑃𝑑 > 𝑃𝑙𝑒𝑎𝑘 > 𝑃𝑠𝑐
(b) 𝑃𝑑 > 𝑃𝑠𝑐 > 𝑃𝑙𝑒𝑎𝑘
(c) 𝑃𝑠𝑐 > 𝑃𝑑 > 𝑃𝑙𝑒𝑎𝑘
(d) 𝑃𝑙𝑒𝑎𝑘 > 𝑃𝑠𝑐 > 𝑃𝑑

5. Cosa si intende, in una porta logica digitale, con il termine “potenza statica”?
(a) La potenza necessaria per caricare le capacità al nodo di uscita durante una commutazione
(b) La potenza complessiva assorbita dal circuito durante una commutazione
(c) La potenza dissipata per via del fatto che la rete di pull-up è sempre accesa indipendentemente
dalla rete di pull-down (o viceversa)
(d) La potenza dissipata per via del fatto che, durante il transitorio, esiste un intervallo di tempo
per cui pull-up e pull-down sono contemporaneamente accesi

6. Quali delle seguenti affermazioni riguardanti l’effetto body è falsa?

(a) Nessuno dei transistor in un inverter CMOS soffre di effetto body
(b) In una generica porta logica CMOS a più ingressi alcuni transistor soffrono di effetto body
(c) In una porta logica NAND CMOS a più ingressi, nessun transistor della rete di pull-down soffre
di effetto body
(d) In una porta logica NOR CMOS a più ingressi, nessun transistor della rete di pull-down soffre di
effetto body

7. Cosa si intende, in una porta logica digitale, per uscita “open collector” (o “open drain”)?
 (a) Le reti di pull-up e pull-down posso essere entrambe spente, permettendo così di collegare
l’uscita ad altre porte “open collector” (o “open drain”) per realizzare un bus
(b) Manca la rete di pull-down, permettendo così di collegare l’uscita ad altre porte “open
collector” (o “open drain”) per realizzare un bus
(c) Il collettore (o il drain) di tutti i transitor non è collegato a nulla (circuito aperto)
(d) L’uscita deve essere collegata necessariamente al collettore (o al drain) di un transistor

8. In una porta logica digitale, tra i vantaggi di avere un pull-up attivo non si ha (indicare l’affermazione
sbagliata)
(a) Il consumo di potenza statico è nullo, o comunque molto ridotto rispetto ad un pull-up resistivo
(b) La capacità di ingresso risulta inferiore rispetto al caso con pull-up resistivo
(c) I transitori di carica e scarica risultano più veloci
(d) Swing logico più elevato

9. La caratteristica statica di un inverter CMOS:

(a) Dipende dal carico resistivo dell’inverter
(b) Dipende dal carico capacitivo dell’inverter
(c) Deve essere necessariamente calcolata usando un altro inverter CMOS (identico a quello
considerato) come carico
(d) È utilizzata per calcolare i tempi di risposta dell’inverter

10. Per un inverter CMOS siano 𝑓(⋅) la caratteristica statica, 𝑉𝐿 la tensione nominale bassa e 𝑉𝐻 la tensione
nominale alta. Qual è la definizione matematica di soglia logica 𝑉𝐿𝑇 ?
(a) 𝑉𝐿𝑇 = 𝑓(𝑉𝐿𝑇 )
(b) 𝑉𝐿𝑇 = 𝑉𝐻 − 𝑉𝐿
𝑉 +𝑉
(c) 𝑉𝐿𝑇 = 𝐻 𝐿
2
𝑉 +𝑉
(d) 𝑉𝐿𝑇 = 𝑓 ( 𝐻 𝐿)
2