Esercitazione di Elettronica Digitale

Prof. F. Iannuzzo - A.A. 2013/2014

STADI DI INGRESSO
Introduzione
Gli stadi di ingresso dei circuiti integrati sono
caratterizzati da una rete a resistore e diodi e da un
circuito Trigger di Schmitt. La prima parte del
circuito provvede a limitare le tensioni di ingresso
pericolosamente alte o basse. La seconda parte
riduce le transizioni multiple del segnale a causa
del rumore sovrapposto al segnale di ingresso.

Trigger di Schmitt
Si inizier a progettare e simulare il comportamento del circuito Trigger di Schmitt. In figura
riportato il circuito, a cui mancano i dimensionamenti geometrici, e qui di seguito ne riportato il
listato.
a) Si rediga il seguente circuito SPICE, riconoscendone le parti essenziali. Si noti limpiego della
keyword .PARAM per definire dei parametri da cui dipende la simulazione. Si simuli la
caratteristica isteretica.
SCHMITT.CIR - Schmitt trigger used in input stages
* includes the library
.LIB CMOS_0.05.lib
* technology-dependent parameters
.PARAM LAMBDA = {50n}
.PARAM LAMBDAQ = {pwr(LAMBDA,2)}
* design-dependent parameters
.PARAM WA = {4*LAMBDA}
.PARAM WB = {4*LAMBDA}
.PARAM WC = {4*LAMBDA}
.PARAM WP = {10*LAMBDA}
* ------------------------------.subckt TRIGGER Vdd Vi Vo
MP
Vo Vi Vdd
Vdd
pmos
+ W={10 * LAMBDA} L={LAMBDA}
+ As={10*7*LAMBDAQ} Ps={(10+7)*2*LAMBDA}
+ Ad={10*7*LAMBDAQ} Pd={(10+7)*2*LAMBDA}
MA
Vo Vi 1
0
nmos
+ W={2.5 * LAMBDA} L={LAMBDA}
+ As={10*7*LAMBDAQ} Ps={(10+7)*2*LAMBDA}
+ Ad={10*7*LAMBDAQ} Pd={(10+7)*2*LAMBDA}
MB
Vo
2 1
0
nmos
+ W={2.5 * LAMBDA} L={LAMBDA}
+ As={10*7*LAMBDAQ} Ps={(10+7)*2*LAMBDA}
+ Ad={10*7*LAMBDAQ} Pd={(10+7)*2*LAMBDA}
MC
1
Vi 0
0
nmos
+ W={2.5 * LAMBDA} L={LAMBDA}
+ As={10*7*LAMBDAQ} Ps={(10+7)*2*LAMBDA}
+ Ad={10*7*LAMBDAQ} Pd={(10+7)*2*LAMBDA}

* auxiliary inverter
MPn
2 Vo Vdd
Vdd pmos
+ W={10 * LAMBDA} L={LAMBDA}
+ As={10*7*LAMBDAQ} Ps={(10+7)*2*LAMBDA}
+ Ad={10*7*LAMBDAQ} Pd={(10+7)*2*LAMBDA}
MNn
2 Vo 0
0
nmos
+ W={2.5 * LAMBDA} L={LAMBDA}
+ As={10*7*LAMBDAQ} Ps={(10+7)*2*LAMBDA}
+ Ad={10*7*LAMBDAQ} Pd={(10+7)*2*LAMBDA}
.ends
* ------------------------------* Main circuit
Xtrig 10 1 2 TRIGGER
Vdd 10

; 10 is Vdd, 1 is Vi and 2 is Vo

0.7V

* emulates a DC analysis
Vi
1 0 PWL 0s,0V 10ns, 0.7V, 20ns, 0V
.TRAN 0 20ns 0 1ps
.PROBE
.END

Per visualizzare la caratteristica di ingresso-uscita, si cambi la variabile X in V(1), e si

visualizzi V(2).
b) Si noter come la caratteristica di isteresi non simmetrica rispetto a Vdd/2. Si studi una
possibile combinazione delle larghezze di canale di MA, MB e MC al fine di simmetrizzare al
meglio la caratteristica [Suggerimento: cosa accade se si rende W(MC) sufficientemente grande?]

c) si implementi in Micro il layout del circuito, utilizzando la figura qui in alto come riferimento.

d) si esporti la netlist SPICE e si risimuli il circuito, al fine di verificare la corrispondenza con le

aspettative progettuali.

Completamento dello stadio di ingresso

e) si completi lo stadio di ingresso, impiegando componenti tratti dalla libreria standard EVAL.lib.