Un requisito importante dei servizi di emulazione di circuito (CES) su reti a pacchetto è la

sincronizzazione dell'orologio e la distribuzione temporale tra i nodi. CES dipende da tempistiche

affidabili e di alta qualità per le operazioni. Nel mondo del multiplexing a divisione di tempo
(TDM), basato sulla gerarchia digitale plesiocrona (PDH), sulla gerarchia digitale sincrona (SDH) o
sulla rete ottica sincrona (SONET), la temporizzazione e la sincronizzazione sono inerenti alla
progettazione della rete. Tuttavia, quando i servizi critici di temporizzazione come PDH e
SDH/SONET vengono trasportati su una rete a pacchetti (ad esempio IP, Ethernet, ecc.), l'elemento
di temporizzazione viene perso e deve essere trasportato attraverso la rete a pacchetti con altri
mezzi. Una tecnica ben nota e ampiamente implementata per il recupero dell'orologio in CES è
basata sulla media del tempo di inter-arrivo dei pacchetti (a volte chiamato differenza di tempo di
arrivo). La tecnica è molto semplice da implementare ma fornisce buone prestazioni solo quando le
perdite di pacchetti e la variazione del ritardo dei pacchetti (PDV) sono molto basse e ben
controllate. Questa tecnica è stata ampiamente analizzata attraverso simulazioni ma non è stata
completamente caratterizzata analiticamente con traffico correlato in letteratura. In questo
documento, forniamo un esame analitico completo di questa nota tecnica di recupero dell'orologio.
Analizziamo gli effetti della correlazione della variazione di ritardo nel flusso di traffico sulla
qualità del clock recuperato da un ricevitore. Dimostriamo analiticamente che, per un processo di
input generale, un'elevata correlazione della variazione del ritardo produce una grande varianza del
clock recuperato.
Il servizio di emulazione del circuito (CES) consente ai servizi di multiplexing a divisione di tempo
(TDM) (circuiti T1/E1 e T3/E3) di essere estesi in modo trasparente su una rete a pacchetto. Con
l'emulazione del circuito su IP, ad esempio, i dati TDM ricevuti da un dispositivo esterno ai margini
di una rete IP vengono convertiti in pacchetti IP, inviati attraverso la rete IP, passati dalla rete IP alla
sua destinazione e riassemblati in bit TDM flusso. La sincronizzazione dell'orologio è molto
importante per il CES. Questo documento presenta uno schema di sincronizzazione dell'orologio
basato su una tecnica di filtraggio esponenziale doppio e un modello di processo lineare. Il modello
di processo lineare viene utilizzato per descrivere il comportamento degli errori di sincronizzazione
dell'orologio tra un trasmettitore e un ricevitore. Nello schema di sincronizzazione dell'orologio, il
trasmettitore invia periodicamente indicazioni temporali o marcature temporali esplicite a un
ricevitore per consentire al ricevitore di sincronizzare il proprio orologio locale con l'orologio del
trasmettitore. Un anello ad aggancio di fase (PLL) sul ricevitore elabora i timestamp trasmessi per
generare un segnale di temporizzazione per il ricevitore. Il PLL ha un'implementazione semplice e
fornisce sia una rapida reattività (cioè una rapida acquisizione della frequenza del trasmettitore su
un ricevitore) sia una significativa riduzione del jitter nello stato bloccato.

Il clock a spettro esteso (SSC) utilizza convenzionalmente la modulazione di frequenza (FM) per
sopprimere il rumore di commutazione digitale nel dominio della frequenza. Mentre il clock-FM
riduce efficacemente i picchi di rumore spettrale, mantiene invariato il funzionamento sincrono per
ciclo con il rumore totale. In questo documento, introduciamo il design plesiocrono come soluzione
di desincronizzazione generale applicabile per l'ottimizzazione del rumore di commutazione
spettrale con garanzia di qualità del servizio. Modellando la corrente di alimentazione aperiodica su
chip come un processo casuale policiclostazionario, dimostriamo teoricamente che il design
plesiocrono digitale contribuisce a ridurre il rumore di commutazione sia totale che di picco, in una
banda di frequenza armonica di interesse logaritmicamente proporzionale al numero di domini di
clock adottati sulla linea di base sincrona. Viene inoltre sviluppato un framework completo per
implementare la progettazione plesiocrona con il partizionamento ottimale del dominio di clock e la
sincronizzazione basata su FIFO che presenta una profondità minima di sei utilizzando la codifica
Johnson completamente compatibile con il flusso di progettazione mainstream. Convalidato su un
chip di test FFT con pipeline a 130 nm su 25 die, tenendo così conto delle variazioni di processo, il
nostro SSC plesiocrono raggiunge in media una riduzione di potenza totale di 5,1 dB oltre a
riduzioni di potenza di picco di 12,8 dB del rumore del substrato alla frequenza fondamentale di
clock, che corrisponde alle nostre previsioni , con un sovraccarico hardware solo marginale in
termini di area delle celle e consumo energetico.

One important requirement of circuit emulation services (CES) over packet networks is clock
synchronization and timing distribution among the nodes. CES depends on reliable and high-quality
timing for operations. In the time division multiplexing (TDM) world, whether plesiochronous
digital hierarchy (PDH), synchronous digital hierarchy (SDH) or synchronous optical network
(SONET) based, timing and synchronization is inherent in the design of the network. However,
when timing critical services such PDH and SDH/SONET are carried over packet network (e.g. IP,
Ethernet, etc.), the timing element is lost and has to be carried across the packet network by other
means. A well-known and widely implemented technique for clock recovery in CES is one that is
based on packet inter-arrival time (sometimes called time difference of arrival) averaging. The
technique is very simple to implement but provides good performance only when packet losses and
packet delay variation (PDV) are very low and well controlled. This technique has been extensively
analysed through simulations but has not been fully characterized analytically with correlated traffic
in the literature. In this paper, we provide a full analytical examination of this well-known clock
recovery technique. We analyse the effects of correlation of the delay variation in the traffic stream
on the quality of the clock recovered by a receiver. We prove analytically that, for a general input
process, high correlation of the delay variation produces a large variance of the recovered clock.
Circuit emulation service (CES) allows time-division multiplexing (TDM) services (T1/E1
and T3/E3 circuits) to be transparently extended across a packet network. With circuit
emulation over IP, for instance, TDM data received from an external device at the
edge of an IP network is converted to IP packets, sent through the IP network, passed
out of the IP network to its destination, and reassembled into TDM bit stream. Clock
synchronization is very important for CES. This paper presents a clock synchronization
scheme based on a double exponential filtering technique and a linear process model.
The linear process model is used to describe the behaviour of clock synchronization
errors between a transmitter and a receiver. In the clock synchronization scheme, the
transmitter periodically sends explicit time indications or timestamps to a receiver to
enable the receiver to synchronize its local clock to the transmitter's clock. A phase-
locked loop (PLL) at the receiver processes the transmitted timestamps to generate
timing signal for the receiver. The PLL has a simple implementation and provides both
fast responsiveness (i.e. fast acquisition of transmitter frequency at a receiver) and
significant jitter reduction in the locked state.

Spread spectrum clocking (SSC) conventionally uses frequency modulation (FM) to

suppress digital switching noise in the frequency domain. While clock-FM effectively
reduces spectral noise peaks, it maintains the synchronous operation per cycle with total
noise unchanged. In this paper, we introduce plesiochronous design as a general
applicable de-synchronization solution for the spectral switching noise optimization with
guaranteed quality-of-service. By modeling on-chip aperiodic supply current as a poly-
cyclostationary random process, we theoretically prove that digital plesiochronous design
contributes to reducing both, total and peak switching noise, in a harmonic frequency band
of interest logarithmically proportional to the number of adopted clock domains over the
synchronous baseline. A complete framework is also developed to implement
plesiochronous design with the optimal clock domain partitioning and FIFO-based
synchronization that features a minimum depth of six by employing Johnson encoding fully
compatible with mainstream design flow. Validated on a 130nm pipelined FFT test chip
 across 25 dies thus taking process variations into account, our plesiochronous SSC
achieves on average 5.1dB total power reductions in addition to 12.8dB peak power
reductions of substrate noise at the clock fundamental frequency, which match our
predictions, with only marginal hardware overhead in terms of cell area and power
consumption. Corpus ID: 235340789
Plesiochronous Spread Spectrum Clocking With Guaranteed QoS for In-Band Switching
Noise Reduction
 Xin Fan, M. Babić, +2 authors M. Krstic
 Published 1 July 2021
 Computer Science
 IEEE Transactions on Circuits and Systems I: Regular Papers