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ESAME DI ELETTRONICA

MODULO - DIGITALE
20/07/2011
1) OUT=AB
La tensione Vout raggiunge sempre il valore corretto tranne nel caso A=1 B=1
per il quale la tensione Vout a regime è pari a Vdd-Vtn.
2) In funzione della combinazione degli ingressi, il nodo Vout si può scaricare su
3 rami diversi, quindi i vari MOS devono essere dimensionati in modo tale che
ogni ramo presenti lo stesso fattore di forma equivalente.
In tutti i casi la transizione parte da Vdd-Vtn fino a 0V; quindi
Volmax=Vdd-Vtn-0.9(Vdd-Vtn)=0.21
La transizione in considerazione è una scarica a Vgs costante con il transistore
che lavora solo in regione lineare.
VDS < VGS − VTN
VOUT ≤ VDD − VTN ⇒ SEMPRE LIN

#V 2 VDD −VTN −VDS−FIN &


τF =
2COUT 1
ln % DS−IN
( ) (
βn! Sn 2 VGS −VTN %$ VDS−FIN 2 VDD −VTN −VDS−IN ('
( ) ( )
# V −V 2 V −V −V &
=
2COUT 1
ln % DD TN
( DD TN )OLMAX
(
βn! Sn 2 VDD −VTN %$ VOLMAX
( ) VDD −VTN (
'
# V −V 2 V −V −V
( &
⇒ Sn = OUT
2C 1
ln % DD TN
DD TN ) OLMAX
(
βn!τ F 2 VDD −VTN %$ VOLMAX
( ) VDD −VTN (
'

Sn1 = Sn2 = Sn
Sn3Sn4
Sn = ⇒ Sn3 = Sn4 = 2Sn
Sn3 + Sn4

3) È sufficiente collegare a Vdd, invece che a massa, il ramo costituito dalla serie
di Sn3 ed Sn4.
4) La transizione specificata causa la carica del nodo OUT da 0V a Vdd. Questa
transizione è suddivisibile in 3 fasi:
a) Vout<Vlt=Vdd/2
In questa fase si ha la carica della capacità sul nodo OUT tramite il parallelo
tra i MOS Mn1 ed Mn2 che lavorano sempre in zona di saturazione.
L’equazione differenziale che caratterizza questa fase è:

Sn−eq = Sn1 + Sn2

dVOUT βn! Sn−eq 2


COUT = (VDD −VOUT −VTN )
dt 2
VDD
τ1
βn! Sn−eq 2
dVOUT
∫ 2COUT
dt = ∫ 2
0 0 (VDD −VOUT −VTN )
b) Vdd/2<Vout<Vdd-Vtn
Alla soglia logica l’invertitore commuta istantaneamente ed attiva il
transistore pMOS che contribuisce alla carica della capacità di uscita.

VDS > VGS −VTP


VOUT −VDD > −VDD −VTP
VOUT < −VTP

Il transistore nMOS risulta ancora saturo mentre il pMOS lavora in zona


lineare per i valori di Vout assunti in questa fase. L’equazione differenziale
caratteristica di questa fase è:

dVOUT βn! Sn−eq β! S


(VDD −VOUT −VTN ) + p p #$2 (−VDD −VTP ) (VOUT −VDD ) − (VOUT −VDD ) %&
2 2
COUT =
dt 2 2

c) Vout>Vdd-Vtn
In questa ultima fase i transistori nMOS si sono interdetti e solo il transistore
pMOS contribuisce alla carica dell’uscita. Dalla disuguaglianza precedente si
capisce che il pMOS lavora ancora in zona lineare.
dVOUT β !p S p #
2 (−VDD −VTP ) (VOUT −VDD ) − (VOUT −VDD ) %&
2
COUT = $
dt 2

5) Affinché lo schema circuitale funzioni correttamente è necessario che la rete


costituita dagli nMOS sia più conduttiva del pMOS. Quindi il caso peggiore
sarà caratterizzato dalla commutazione degli ingressi A=1 B=1 -> A=0 B=0.
Imponiamo l’uguaglianza delle correnti e il valore Vout=Vdd/2 per
determinare il massimo fattore di forma di Sp.
Come prima cosa si devono valutare le regioni di funzionamento:
nMOS
VDS < VGS −VTN
VDD
< −VDD −VTN ⇒ LIN
2
pMOS
VDS > VGS −VTP
VDD
− > −VDD −VTP ⇒ LIN
2
2 2
β Nʹ′ S N −EQ ⎡ ⎛ VDD ⎞ ⎛ VDD ⎞ ⎤ β ʹ′p S pmaz ⎡ ⎛ VDD ⎞ ⎛ VDD ⎞ ⎤
2(V
⎢ DD TN − V )⎜ ⎟ − ⎜ ⎟ ⎥ = ⎢ 2(− VDD − VTP )⎜ − ⎟ − ⎜ − ⎟ ⎥
2 ⎢⎣ ⎝ 2 ⎠ ⎝ 2 ⎠ ⎥⎦ 2 ⎢⎣ ⎝ 2 ⎠ ⎝ 2 ⎠ ⎥⎦
2
⎡ ⎛ VDD ⎞ ⎛ VDD ⎞ ⎤
2(V −
⎢ DD TN ⎜ V ) −
⎟ ⎜ ⎟ ⎥
β Nʹ′ S N −EQ ⎢⎣ ⎝ 2 ⎠ ⎝ 2 ⎠ ⎥⎦
S p max = 2
=
β ʹ′p ⎡ ⎛ VDD ⎞ ⎛ VDD ⎞ ⎤
⎢2(− VDD − VTP )⎜ − ⎟ − ⎜ − ⎟ ⎥
⎣⎢ ⎝ 2 ⎠ ⎝ 2 ⎠ ⎦⎥

S p max =
[
300u 1 4.2(1.25 ) − (1.25 )
= 1.5
2
]
[
100u 2 4.2(1.25 ) − (1.25 )2 ]