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Os dispositivos lgicos programveis (PLD Programmable Logic Device) so circuitos integrados programveis pelo usurio, que possui um grande nmero de portas lgicas (AND, OR, NOT), flip-flops e registradores que esto ligados em um mesmo CI.
Um arranjo lgico programvel consiste de um circuito que possui uma estrutura interna baseada em um conjunto de portas AND-OR (o conjunto de portas AND e OR so chamados de arranjos).
As entradas desse circuito so ligadas s entradas das portas AND e as sadas das portas AND so ligadas s entradas das portas OR e suas sadas representam as sadas do circuito
Memria PROM (Programmable ROM) A memria ROM programvel (PROM) uma memria apenas de leitura que pode ser gravada uma vez pelo usurio atravs da queima dos fusveis internos. Na memria PROM o arranjo AND pr-definido em fbrica (arranjo fixo) e somente o arranjo OR programvel.
Na memria PROM o arranjo AND prdefinido em fbrica (arranjo fixo) e somente o arranjo OR programvel.
Programao da sada O2
O PAL tem as a portas AND programveis, ou seja, enquanto as portas OR so pr-conectadas em fbrica, ento todas as portas AND podem ser programadas.
Arranjos OR fixos
Um PLA possui tanto a matriz de portas AND quanto a matriz de portas OR programveis combinando as caractersticas de uma PROM e de um PAL
Arranjos OR programveis
Os arranjos de portas programveis so estruturas mais genricas e versteis que as baseadas na estrutura tradicional AND-OR dos arranjos lgicos programveis.
A principal vantagem deste tipo de circuito a possibilidade de reprogramao do comportamento de um circuito quantas vezes for necessria, ao contrrio dos arranjos lgicos programveis que s podem ser programados uma vez, ou seja, definida sua funo lgica ela no poder ser mudada.
Os CPLDs podem ser vistos como dispositivos que utilizam em sua estrutura vrios PLDs (PLA ou PAL). Cada PLA ou PAL formam clulas que so interligadas atravs de conexes programveis,
um dispositivo lgico programvel que possui uma arquitetura baseada em blocos lgicos configurveis, chamados de CLB (Configuration Logical Blocks) que so formados por portas lgicas e flip-flops que implementam funes lgicas.
O FPGA tambm formado por estruturas chamadas de blocos de entrada e sada (IOB In/Out Blocks), os quais so responsveis pelo interfaceamento entre as sadas provenientes das combinaes de CLBs
A tpica estrutura interna de um bloco lgico configurvel de um FPGA, consiste em flip-flops, um determinado nmero de multiplexadores e uma estrutura de funo combinatria para implementar as funes lgicas.
decodificao de endereo
lgica de controle
um tipo de memria voltil onde cada bit de dados armazenado em um minsculo capacitor, que conserva sua carga por apenas alguns milsimos de segundo, precisando ser continuamente recarregado.
Fabricada com tecnologia MOS Alta capacidade (armazena informaes em pequenos capacitores) Baixo consumo
sw3
vref
1 Lgica de leitura/escrita fecham as chaves sw1 e sw2, deixando sw3 e sw4 abertas 2- O dado de entrada levado ao capacitor C (1 carrega o capacitor, 0 descarrega o capacitor)
3 A seguir as chaves so abertas de modo que o capacitor fique desconectado do restante do circuito 4- Idealmente o capacitor reteria sua carga indefinidamente, mas h sempre uma fuga pelas chaves desligadas, de forma que o capacitor perde sua carga gradualmente
vref
gnd
amplificador sensor 1 Na leitura as chaves sw2 e sw3 e sw4 so fechadas e sw1 mantida aberta 2 Isso conecta a tenso armazenada no capacitor ao amplificador sensor que compara essa tenso com um valor de referncia (Vref) para produzir uma tenso bem definida na sada de dados que define o nvel 0 ou 1 (Vc > Vref sada de dados = 1 (vcc) ; Vc < Vref sada de dados = 0 (gnd)) restaura a tenso no capacitor, ou seja, o bit de 3 O amplificador tambm dado na clula de memria restaurado cada vez que lido (refresh)
decodificador de coluna
clula de memria
A3
decodificador de linha
4 linhas
A2
4 colunas
decodificador de coluna temporizao e controle (row address strobe) RAS clula de memria
A3
4 linhas
A2
4 colunas
endereo
LINHA
COLUNA
A sinal RAS aplicado indicando que no barramento existe endereo da linha B sinal CAS aplicado indicando que no barramento existe endereo da coluna C,D pulso de R/W escreve o dado vlido na clula de memria endereada
endereo
LINHA
COLUNA
A sinal RAS aplicado indicando que no barramento existe endereo da linha B sinal CAS aplicado indicando que no barramento existe endereo da coluna C,D sinal R/W em nvel 1 indica leitura e o dado vlido da clula de memria endereada aparece na sada de dados
Mdulos de Memria
Mdulo SIMM (Singleinline-module ) um carto de circuito impresso com 30 ou 72 pontos de contatos nas duas faces do carto. Usa chips DRAM de +5 V que variam de capacidade de 1 a 16 Mbits em encapsulamento para montagem em superfcie Mdulo DIMM (Dual-in-line-module) tem 168 pinos, 84 em cada face do carto, so usados em PCs com barramento de dados de 64 bits em verses de +3,3V e +5V SODIMM (Small-outline dual-in-line module) usado em aplicaes compactas como computadores laptop
SIMM 30 pinos
SIMM 72 pinos
pode ser apagada e reprogramada eletricamente no circuito byte a byte pode ser apagada e reprogramada eletricamente no circuito por setor ou em bloco pode ser apagada e reprogramada com luz UV fora do circuito (tem que ser retirada da placa) no pode ser apagada
EEPROM
Flash