Mini Curso CI Autotestável 2006

Semana Nacional de Ciência e Tecnologia 2006
CENTRO FEDERAL DE EDUCAÇÃO TECNOLÓGICA DO MARANHÃO
DEPARTAMENTO DE ELETRO-ELETRÔNICA
MINI–CURSO
Circuitos Integrados Autotestáveis
Prof. Dr. Protásio
LaDiG - Laboratório de Sistemas Digitais

Sumário
 Testes de circuitos integrados

 Equipamentos de Teste Automático
 Circuitos integrados autotestáveis
 Modelos de Falhas
 Parte I
 Analisadoresde Respostas de Saída (ORA)  Parte II
 Técnica de Análise de Assinatura  Geradores de Padrões de Teste (TPG)
 Tipos de TPG
 Pseudo-aleatórios
 Determinísticos
 Mistos
 Parte III
 Sistemas Imunológicos Artificiais (SIA)
 Algoritmo de seleção negativa
 Analisador de respostas de Saída Baseado em SIA

2/62
Testes de Circuitos Integrados
 O que é testar um circuito integrado?

 Verificar se esse está com falha ou não.
 O que é diagnosticar um CI?
 raramente é realizado (sem importância para a fábrica) ;
 é freqüentemente utilizado em sistemas eletrônicos tolerantes a falha.
 Como são realizados?
 verificando a relação estímulo-resposta do CI;
Seqüência de testes
Circuito
Seqüência de Respostas
Integrado

3/62
Testes de Circuitos Integrados
 Qual a importância em se testar um CI?

 Totalmente econômica;
 Regra dos 10:
Placa de
Circuito Produto
Integrado
Circuito Consumidor
Impresso Final
X 10X 100X 1000X
Custo de
teste de CI
 Custos de testes:
 Atualmente, em 25% do custo de produção.
 Previsão para 2015, em 50% (custo de fabricação = custo de teste)

4/62
Como são testados os

Circuitos Integrados?
Circuito Sob Teste
(Circuit Under Test)
Gerador p q Analisador
de CUT de Ok/Falho
Testes Respostas
T = (T1, T2, …, Tn) R = (R1, R2, …, Rn)
Ti = padrão de teste ou vetor de teste

Falhas Detectadas???
Ri = resposta ao teste Ti E existe falha
não-detectada?
n = comprimento de teste
t = tempo de teste = n × clock
• Parâmetro de importância
Cobertura de falha = número de falhas detectadas
número de falhas totais
5/62
Equipamento de Teste Automático
 Como normalmente são testados os Circuitos Integrados?

Usados ATE’s (Equipamentos de Teste Automático)
Exemplo de um ATE
Gerador Analisador
de de
Testes Respostas
Pontas de p q
Sondagem
Bolacha de silício
(Conjunto de CI’s)

6/62
 Queda na produção devido a inexatidão

devido ao aumento da freqüência de operação
e complexidade de operação dos CI’s:
 Desvantagens:
 Extremamente caros;
 Não realizam testes em campo;
 Geralmente, não operam na freqüência do CI (Operam em MHZ. Hoje, CI operam em GHz);
 Tendem a ficar inexatos no teste CI.

7/62
Alternativa de teste
 Qual a solução ou a alternativa encontrada para teste de CI’s?

 Integrar no próprio CI uma estrutura para testá-lo.
Analisador
Gerador de
de Respostas
Testes

8/62
Circuito Sob Teste

Gerador Analisador
de CUT de Ok/Falho
Testes Respostas
 São conhecidos como BIST (Built-In Self-Test)

9/62
Circuito Sob Teste

Gerador Analisador
de CUT de Ok/Falho
Testes Respostas
Vantagens:
 Operam da freqüência do circuito;
 Atingem alta cobertura de falha;
 Provêem funcionalidade on-line (teste em campo);
São efetivos na redução dos

custos de testes.

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Circuito Sob Teste

Gerador Analisador
de CUT de Ok/Falho
Testes Respostas
•Parâmetros de importância
Cobertura de falha = número de falhas detectadas
número de falhas totais
Sobreárea de Chip = área ocupada pelo Gerador

de teste e pelo analisador de respostas.
Problema: quanto maior a sobreárea, menos chips

são construídos por bolacha  menor produção
11/62
Aula II

12/62

Revisão da Aula Anterior
 Objetivo do teste de um CI
 verificar se o CI está com falha ou não
 Como é realizado?
 Aplicando um seqüência de teste e
 Analisando a seqüência de resposta a esses testes
Circuito Sob Teste

Gerador Analisador
p q
de CUT de Ok/Falho
Testes Respostas
T = (T1, T2, …, Tn) R = (R1, R2, …, Rn)
T = seqüência de vetores de teste

R = seqüência de resposta aos testes
n = comprimento de teste

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Circuito Sob Teste
Gerador Analisador
p q
de CUT de Ok/Falho
Testes Respostas
T = (T1, T2, …, Tn) R = (R1, R2, …, Rn)
 Desvantagens:
 Extremamente caros;
 Não realizam testes em campo;
 Geralmente, não operam na freqüência do CI
 Tendem a ficar inexatos no teste CI.
ATE:

14/62

Circuito Sob Teste
Gerador Analisador
p q
de CUT de Ok/Falho
Testes Respostas
T = (T1, T2, …, Tn) R = (R1, R2, …, Rn)
Analisador
Gerador
de
de Testes Respostas
SOLUÇÃO ENCONTRADA
 Vantagens:
 Operam da freqüência do circuito;
 Atingem alta cobertura de falha;
 Provêem funcionalidade on-line (teste em campo);
 São efetivos na redução dos custos de testes. BIST: CI Autotestável

15/62

Circuito Sob Teste
Gerador Analisador
p q
de CUT de Ok/Falho
Testes Respostas
T = (T1, T2, …, Tn) R = (R1, R2, …, Rn)
Analisador
Gerador
de
de Testes Respostas
 Desvantagens:
 A sobreárea de hardware tem que ser a menor possível
 Questão
 Como manter a sobreárea de hardware
baixa e, ao mesmo tempo, obter uma alta BIST: CI Autotestável
cobertura de falha ???????????????
16/62
Falhas, Erro e Defeito
 Falha
 Alguma anomalia física em algum componente de um sistema.
 Ex:
 Trilha em curto com outra trilha;
 Trilha aberta;
 Um transistor em curto;
 Um transistor em aberto, etc
 Erro
 Manifestação de uma falha. Toda falha causa um erro?
 Defeito
 Manifestação permanente de um erro no sistema como um todo.
Falha  Erro  Defeito

17/62
Detecção de Falha
 Para se detectar uma falha é necessário:

 Que sua manifestação seja observada na saída do circuito,
 Ou seja, que ela se torne um erro.
 Como fazer que uma falha seja observável?
 Aplicando um vetor de teste adequado Falha
1
0
F
1
1 CUT
0
Esse vetor de teste detecta a falha F?
 Como obter um vetor de teste que detecte uma determinada falha?

 Antes, é preciso determina um modelo de falhas

18/62
Modelo de Falha Stuck-At
 Falha do tipo STUCK-AT (“Fixo em”)

 É um modelo o qual considera que falhas ocorram sempre nas linhas de conexão do
circuito.
 Uma falha Stuck-At ocorre quando uma linha fixa-se erroneamente em algum nível lógico
(0 ou 1).
 Tipos:
 Stuck-At 0, (SA0) : a linha fixa-se em nível lógico 0
 Stuck-At 1, (SA1) : a linha fixa-se em nível lógico 1
 Esse modelo de falha modela as seguintes falhas físicas, por exemplo:
 Transistor de saída da porta lógica em curto com a alimentação ou terra;
 Transistor de entrada da porta lógica em curto com a alimentação ou o terra;
 Curto nas linhas de conexão. É o modelo de falha mais utilizado.
Existe outros modelos?
Ex: Stuck-open, ponte
19/62
 Exemplo
+Vcc
SA/1  Stuck-At 1
CUT

20/62
 Exemplo
SA/0  Stuck-At 0
CUT

21/62
 Exemplo
SA/0  Stuck-At 0
+Vcc
SA/1  Stuck-At 1
CUT

22/62
Como obter um vetor de teste que

detecte uma determinada falha?
 Exemplo:
Falha Stuck-At 0
/0
 Qual o valor do vetor de teste que testa a falha j/0?

23/62

 Um teste detecta uma falha quando esse propaga o efeito

da falha até as saídas do circuito.
 Como ?????
/0

24/62

 É necessário transmitir o efeito da

falha j/0 para a saída m.
 Então:
/0  Força-se a linha j para o valor inverso
da falha, ou seja, 1;
 Assim, f = 1 e g = 1;
1  Para j/0 ser transmitida para m, L = 0,
1 assim:
 Se a falha j/0 existe  m = 0
1  Caso contrário,  m = 1
 Assim a a falha é observável
 Para L = 0, então a = 1, b = 1 e c = 1
 Por fim, o vetor de teste será:
(1, 1, 1)

25/62

 Qual o teste para a falha h/1?
/1

26/62

/0

27/62

/0
Falha não-detectável ou não-observável pela saída m

Solução????
Terminal extra de observação

28/62

 E se o circuito tiver dezenas ou centenas de portas

lógicas?
São usados poderosos

Algoritmos de geração automática de testes

29/62
Classificação das Falhas em relação

à sua detectabilidade
 Considere um circuito com q entradas F = (f1, f2, …, fj)
Conjunto de falhas
: CUT
 Detectabilidade de uma falha

 é o número de vetores, dentre todos os possíveis de serem aplicados no
circuitos, 2q, que detectam tal falha.
 Falhas de fácil detecção

 São aquelas com alta detectabilidade
 Falhas de difícil detecção
 São aquelas com baixa detectabilidade
30/62
Como Gerar Testes de Forma

Econômica???
01101···01110
?
10111···10100
: :
00011···00111 CUT
10001···10111
f1, f2, … fj
F = (f1, f2, …, fj)
Conjunto de falhas

31/62
Geradores de Testes
Gerador de Analisador
Testes CUT de Respostas

32/62
Geradores de Testes
 Tipos
 Geradores de testes pseudo-aleatórios;
 Geradores de testes determinísticos;
 Geradores de testes pseudo-determinísticos (mistos).

33/62
Geradores de
Testes Pseudo-Aleatórios
010111001 · · · 01010101110
110101011 · · · 11110110101
: :
011010100 · · · 01101010011
CUT
Testes Aleatórios são gerados São usados Simuladores de Falhas

e para
são usados para detecção de falhas verificação das falhas detectadas

34/62
Geradores de
 Qual o meio mais econômico para se gerar números aleatórios?
 Através de Registradores de deslocamento com realimentação linear (LFSR)
Linear Feedback Shift-Register
1 1 0 1 0 0 1 1 1 .... 1 0
0 0 1 0 1 1 0 1 1 .... 0 1
0 1 1 0 1 0 0 1 1 .... 1 1
1 1 0 1 1 1 0 1 1 .... 1 0
1 0 1 1 1 0 1 1 1 .... 0 0
Vetor Inicial: semente (seed)

35/62
Geradores de
 Exemplo:
Quais os vetores de testes gerados pelo LFSR?
XOR 1
ABS
000 0
011
101 1
110

36/62
Geradores de
 Vantagem:
 Baixa sobreárea de hardware
 Desvantagens:
 Baixa cobertura de falhas;
 Alto tempo de teste devido à presença de falhas de difícil detecção
 Relação cobertura de falhas x comprimento de teste
Exemplo:
Cobertura de Falhas (%)
Falhas de difícil detecção
Falhas de fácil detecção
Nº testes pseudo-aleatórios
0 100 1000 10000 100000
37/62
Geradores de Testes
Determinísticos
 São gerados testes específicos para cada falha do circuito, denominados de
testes determinísticos
 São usadas ferramentas algorítmicas na obtenção desses testes.
 O gerados de teste determinístico é baseado em Memória
 Os testes determinísticos são armazenados na memória
Memória
0 1 1 ... 0 1
1 0
:
1 ... 1
:
1
CUT
0 0 1 ... 0 1
 Vantagem:
 Alta cobertura de falha
 Desvantagem:
 Alta sobreárea de hardware necessária para armazenar os testes.
38/62
Geradores de Testes
Pseudo-Determinísticos (Mistos)
 Questão:
 Existem falhas
 de fácil detecção
 de difícil detecção
 Solução encontrada
 Falhas de fácil detecção  Testes pseudo-aleatórios
 Falhas de difícil detecção  Testes determinísticos

39/62
Geradores de Testes
 Estrutura geral:
Memória: testes determinísticos
LFSR: testes pseudo-aleatórios

40/62
Geradores de Testes
 Vantagens:
 Alta
cobertura de falhas;
 Têm um compromisso entre o tempo de teste e a sobreárea de hardware.
 Problemas:
 Os blocos adicionais consomem sobreárea de hardware.

41/62
OBRIGADO PELA ATENÇÃO

E
ATÉ A PRÓXIMA AULA
protasio@cefet-ma.br

42/62
Aula III

43/62

Revisão da Aula II
 Geradores de testes
• Baixa sobreárea de hardware

 Geradores de testes pseudo-aleatórios
• Alto tempo de teste
• Alta sobreárea de hardware

 Geradores de testes determinísticos
• Baixo tempo de teste
• Média sobreárea de hardware

 Geradores de testes pseudo-determinísticos
• Médio tempo de teste

44/62
 Analisadores de Respostas
 Como verificar se a resposta do CUT difere da do circuito sem falha?
 Como fazer isso de forma econômica (baixa sobreárea de hardware)?

45/62
Analisadores de Respostas
Sem falha
010101111001101010101010
Gerador CI 100101011011110100101011
101000010101001011011011
de Testes Bom 010101101110110110110110
101010100000010101010011
Se iguais  CUT considerado bom (sem falha)
Com falha Se diferentes  CUT falho
110111010000101010111000
110001011011010100111010
Gerador
de Testes CUT 001001010101011111011011
010111101010110110110010
001110100000001101010010

46/62
 Técnica de comparação direta

 Consiste na comparação direta da resposta do CI sem-falha com a resposta do CUT
Memória
BIST 010101111001101010101010
100101011011110100101011
101000010101001011011011
010101101110110110110110
101010100000010101010011
Comparador Ok/Falho
110111010000101010111000
110001011011010100111010
Gerador
de Testes CUT 001001010101011111011011
010111101010110110110010
001110100000001101010010

47/62
 Técnica de comparação direta  Exemplo:

 Suponha que T contenha 100.000
testes e o circuito tenha 50 saídas
binárias.
 100.000 x 50 = 5.000.000 bits de
resposta
Memória
Solução:
BIST 010101111001101010101010

100101011011110100101011
101000010101001011011011
 Armazenar os 5.000.000 bits do
010101101110110110110110 circuito sem falha e fazer uma
101010100000010101010011
comparação
Comparador Ok/Falho
110111010000101010111000
Gerador 110001011011010100111010 Alta sobreárea de hardware
de Testes CUT 001001010101011111011011
010111101010110110110010 Devido o armazenamento
001110100000001101010010
em memória
(Não prático)
48/62
 Técnica de Análise de Assinatura

 Consiste em comprimir a seqüência de resposta do CUT em uma assinatura de poucos
bits e compará-la com a assinatura do circuito bom.
0
1 Assinatura do CI BOM
Assinatura do CUT 0 (s*)
(s) 0
0
110111010000101010111000
1
110001011011010100111010
Compressão 1
R = 001001010101011111011011
010111101010110110110010
001110100000001101010010
0
0 = Ok/Falho
1
BIST
Analisador de Respostas s*
Gerador R s Se s = s*  CUT considerado bom

de Testes CUT Compressor =Se s ≠ Ok/Falho
s*  CUT falho

49/62

BIST
Analisador de Respostas s*
Gerador R s
de Testes CUT Compressor = Ok/Falho
 Compressores normalmente são baseado em LFSR (Registrador de deslocamento com realimentação linear)
que consome baixa sobreárea de hardware
 Somente é necessário armazenar a assinatura do circuito sem-falha (s*) e não a

resposta completa
 É a técnica mais utilizada atualmente.

50/62

BIST s*
Analisador de Respostas
Gerador R s
 Problema
 devido a compressão, ocorrem perdas de informações  Mascaramento de falha
 Mascaramento de falha
 Ocorre quando o CUT tem FALHA mas é considerado BOM.
 Qual a causa?
 Considere
compressão
Mascaramento ocorre quando:
 R* = resposta do circuito bom s*
R* ≠ R Realmente falho
compressão
 R = resposta do CUT mas s
s* = s Considerado bom
51/62

BIST s*
Analisador de Respostas
Gerador R s
 Atualmente, existem técnicas que reduzem a probabilidade de ocorrência de mascaramento

de falha a valores próximo de zero
 Valores são da ordem de 1 em 1 milhão de Chips produzidos
 É um vasto ramo de pesquisa: realizar teste por assinatura com mascaramento zero

52/62
Sistemas Imunológicos Artificiais
aplicados em autoteste de CI

53/62
Breve sobre Sistema Imunológico
 O sistema imunológico é o mecanismo que o corpo tem na defesa do organismo contra agente
patogênicos (vírus, bactérias, fungos e parasitas).
 As funções básicas desse sistema são:
 Detectar elementos não-próprios ao corpo, e:
 Reconhecido um elemento não-próprio, ativar diversos mecanismos de defesa.
 Principais agentes de defesa:
 Células do tipo-B, responsáveis pela imunidade humoral (mediada por anticorpos).
 Em geral, combates agentes extracelulares (bactérias);
 Processo extremamente específico.
 Células do tipo-T, responsáveis pela imunidade celular (mediada por células).
 Em geral, combates agentes intracelulares (vírus);
 Baseado no processo de discriminação próprio/não-próprio.
 Inspiração:
Usar o processo de discriminação próprio/não-próprio, oriundo na maturação das células T,
na detecção de erros em sistemas.
54/62
Processo de Maturação das células T

 Onde é realizado?
 No TIMO (Nos primeiros anos de vida).
 Função:
 Dotar as células T com a capacidade de diferenciar células entre própria/não-própria.
 Processo:
 Baseado em um processo de seleção negativa.
 Seleção negativa:
Células T Após a seleção:

imaturas
 Células T maturadas: não
casam com nenhuma célula
Amostras de todas Não própria do corpo.
as células do corpo
Casou? Aceitar
 Provavelmente, casam com
Sim todas as células estranhas ao
corpo (não-próprias).
Rejeitar
55/62
Algoritmo de Seleção Negativa
 Baseado no mecanismo de seleção negativa que sofrem as células T.
 Realiza a discriminação própria/não-própria para a detecção de erros.
 É composto por 3 fases:

Off-line:
1. Fase de definição dos dados a serem protegidos (dados próprios);
2. Fase de geração de detectores;

On-line:
3. Fase de monitoramento de erro.

56/62
1. Fase de definição dos dados a serem protegidos
 Defina como próprio uma coleção de vetores R = {R1, R2, ..., Rn } .

 R é a coleção a ser monitorada contra mudança (erro).
 Exemplo :
 R é composta de 8 vetores binários de comprimento 4 cada.
R = ( 0010 1000 1001 0000 0100 0010 1001 0011 )
vetores próprios

57/62
2. Fase de geração de detectores

Vetores aleatórios
 Gerar um conjunto D de detectores, em 0010 D0
1000
que cada um deles falhem em casar com :
1001
Vetores Próprios 0011
qualquer vetor próprio em R. Detectores
R
 É executado em off-line; 0010 D
1000 Não 0111
: Casou? 0101
 Computacionalmente difícil. 1001
0011
Sim
0010
:
0011 Rejeitados
 Por exemplo:
R = ( 0010 1000 1001 0000 0100 0010 1001 0011 )
 Suponha D0 = ( 0111 1000 0101 1001 )
 Então D = ( 0111 0101 ), pois 1000 e 1001 casam com um vetor em R.
58/62
3. Fase de monitoramento de erro

Detectores
 Monitorar R para verificar se ocorreu
Vetores Próprios 0111 D
mudanças (erros). 0101
R
 Se em algum ponto do monitoramento, 0010
1000 Não
um detector casar, um erro é sabido ter : Casou?
1001
acontecido. 0011
Sim
 É executado on-line;
Detectado
 Computacionalmente fácil. não-próprio
Exemplo:
R = ( 0010 1000 1001 0000 0100 0010 1001 0011 )
Suponha R7 = 0011 Erro R7* = 0111
Deste que D = ( 0111 0101 ), em algum momento, um erro é detectado.

59/62
Analisador de Respostas Proposto

(Analisador Imunológico)
 Procedimentos de projeto:
1. Especifique como vetores próprios as respostas do circuito sem falha: R = (R1, R2, ..., Rn)
2. Gere um conjunto de detectores (FASE DE GERAÇÃO DE DETECTORES);
3. Implemente a FASE DE MONITORAMENTO usando o esquema abaixo:
Analisador Circuito sem falha

imunológico Nenhum detector casará;
1
2
Ok/Falho
CUT L
: Casou?
Circuito com falha
Em algum momento do teste, algum
R = {R , R , ..., R }
1 2 n .. detector casará e o circuito é considerado
Detectores falho;

60/62
Analisador de Respostas Imunológico
 Exemplo:
010101111001101010101010
100101011011110100101011
Ok
CUT 101000010101001011011011
010101101110110110110110
Casou?
Sem falha 101010100000010101010011
0 1 0 1 0
1 1 0 1 1
:
1 0 0 1 1
Detectores
110111010000101010111000
110001011011010100111010
CUT 001001010101011111011011 Casou? Falho
010111101010110110110010
001110100000001101010010
Com falha
0 1 0 1 0
1 1 0 1 1
:
1 0 0 1 1
Detectores
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OBRIGADO PELA ATENÇÃO!
www.dee.cefet-ma.br/~protasio
protasio@cefet-ma.br

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Mini Curso CI Autotestável 2006

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Semana Nacional de Ciência e Tecnologia 2006

CENTRO FEDERAL DE EDUCAÇÃO TECNOLÓGICA DO MARANHÃO

Circuitos Integrados Autotestáveis

Prof. Dr. Protásio

LaDiG - Laboratório de Sistemas Digitais

 Testes de circuitos integrados

 Analisador de respostas de Saída Baseado em SIA

LaDiG - Laboratório de Sistemas Digitais

Testes de Circuitos Integrados

 O que é testar um circuito integrado?

LaDiG - Laboratório de Sistemas Digitais

Testes de Circuitos Integrados

 Qual a importância em se testar um CI?

X 10X 100X 1000X

LaDiG - Laboratório de Sistemas Digitais

Como são testados os

T = (T1, T2, …, Tn) R = (R1, R2, …, Rn)

Ti = padrão de teste ou vetor de teste

Equipamento de Teste Automático

 Como normalmente são testados os Circuitos Integrados?

LaDiG - Laboratório de Sistemas Digitais

Equipamento de Teste Automático

 Queda na produção devido a inexatidão

LaDiG - Laboratório de Sistemas Digitais

 Qual a solução ou a alternativa encontrada para teste de CI’s?

LaDiG - Laboratório de Sistemas Digitais

Circuitos Integrados Autotestáveis

Circuito Sob Teste

 São conhecidos como BIST (Built-In Self-Test)

LaDiG - Laboratório de Sistemas Digitais

Circuitos Integrados Autotestáveis

Circuito Sob Teste

São efetivos na redução dos

LaDiG - Laboratório de Sistemas Digitais

Circuitos Integrados Autotestáveis

Circuito Sob Teste

Sobreárea de Chip = área ocupada pelo Gerador

Problema: quanto maior a sobreárea, menos chips

Circuitos Integrados Autotestáveis

LaDiG - Laboratório de Sistemas Digitais

Circuitos Integrados Autotestáveis

Circuito Sob Teste

T = (T1, T2, …, Tn) R = (R1, R2, …, Rn)

T = seqüência de vetores de teste

LaDiG - Laboratório de Sistemas Digitais

Circuitos Integrados Autotestáveis

T = (T1, T2, …, Tn) R = (R1, R2, …, Rn)

LaDiG - Laboratório de Sistemas Digitais

Circuitos Integrados Autotestáveis

T = (T1, T2, …, Tn) R = (R1, R2, …, Rn)

LaDiG - Laboratório de Sistemas Digitais

Circuitos Integrados Autotestáveis

T = (T1, T2, …, Tn) R = (R1, R2, …, Rn)

Falhas, Erro e Defeito

Falha  Erro  Defeito

 Para se detectar uma falha é necessário:

Esse vetor de teste detecta a falha F?

 Como obter um vetor de teste que detecte uma determinada falha?

LaDiG - Laboratório de Sistemas Digitais

Modelo de Falha Stuck-At

 Falha do tipo STUCK-AT (“Fixo em”)

Modelo de Falha Stuck-At

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