Sistemas Secuenciales

Electrónica Digital
 CIRCUITOS SECUENCIALES

Combinacional: las salidas dependen de las entradas

Secuencial: las salidas dependen de las entradas y de valores anteriores

de determinadas salidas ( e.d. depende de la vida pasada del circuito)

Entradas
Sistema Salidas
secuencial

Circuito de
realimentación
 CIRCUITOS SECUENCIALES

Los circuitos secuenciales pueden ser:

•Asíncronos: no dependen de ninguna señal de reloj

•Síncronos: dependen de un reloj

Entradas
Sistema Entradas
Salidas
Secuencial Sistema
Salidas
Secuencial

Salidas que
actúan como
entradas
Elementos de
memoria

Generador de
impulsos de
reloj
 CIRCUITOS SECUENCIALES

Las células básicas de los circuitos secuenciales son los biestables los
cuales pueden ser:

•Asíncronos: no dependen de ninguna señal de reloj

•Síncronos: dependen de un reloj

•Activos por nivel

•Activos por flanco  Flip-Flops

Los más utilizados son:

•RS
•JK
•D
•T
 BIESTABLES ASÍNCRONOS
BIESTABLE RS NOR Tabla de Verdad

S R Q(t) Q(t)
0 0 q(t) q(t) No cambia
0 1 0 1 Reset
1 0 1 0 Set
1 1 - - Indeseable

S R Q(t) Q(t+1)
0 0 0 0
0 0 1 1 No cambia
R Q
0 1 0 0
Cuando RS la salida
0 1 1 0
sigue a la S
1 0 0 1
S Q
1 0 1 1
1 1 0 -
Indeseable
1 1 1 -
 BIESTABLES ASÍNCRONOS
BIESTABLE RS NAND Tabla de Verdad

S R Q(t) Q(t)
0 0 - - Indeseable
0 1 1 0 Set
1 0 0 1 Reset
1 1 q(t) q(t) No cambia

S R Q(t) Q(t+1)
0 0 0 -
Indeseable
0 0 1 -
0 1 0 1
Cuando RS la salida
0 1 1 1
sigue a la R
1 0 0 0
R Q 1 0 1 0
1 1 0 0
No cambia
1 1 1 1
S Q
 SR Latch (NAND)
0 S’ S’ R’ Q Q’
Q 1
0 0
0 1 1 0 Set
1 0
Q’ 0
1 R’ 1 1

X Y NAND
0 0 1
0 1 1
1 0 1
1 1 0
 SR Latch (NAND)
1 S’ S’ R’ Q Q’
Q 1
0 0
0 1 1 0 Set
1 0
Q’ 0
1 R’ 1 1 1 0 Hold

X Y NAND
0 0 1
0 1 1
1 0 1
1 1 0
 SR Latch (NAND)
1 S’ S’ R’ Q Q’
Q 0
0 0
0 1 1 0 Set
1 0 0 1 Reset
Q’ 1
0 R’ 1 1 1 0 Hold

X Y NAND
0 0 1
0 1 1
1 0 1
1 1 0
 SR Latch (NAND)
1 S’ S’ R’ Q Q’
Q 0
0 0
0 1 1 0 Set
1 0 0 1 Reset
Q’ 1
1 R’ 1 1 1 0 Hold
0 1 Hold
X Y NAND
0 0 1
0 1 1
1 0 1
1 1 0
 SR Latch (NAND)
0 S’ S’ R’ Q Q’
Q 1
0 0 1 1 N.D
0 1 1 0 Set
1 0 0 1 Reset
Q’ 1
0 R’ 1 1 1 0 Hold
0 1 Hold
X Y NAND
0 0 1
0 1 1
1 0 1
1 1 0
 SR Latch with Clock signal

Latch is sensitive to input changes ONLY when C=1

En muchos sistemas digitales es necesario sincronizar el
funcionamiento de un gran número de circuitos con una sola
señal de reloj. En la Figura se muestra un ejemplo en el que
la salida de un flip-flop se une a la entrada de otro y se
sincronizan ambos con la misma señal de reloj.
 Master-Slave FF configuration
using SR latches

2019/8/29 PJF - 23 Sequential Circuits

 Master-Slave FF configuration
using SR latches (cont.)
S R CLK Q Q’
•When C=1, master is enabled and
0 0 1 Q0 Q0’ Store stores new data, slave stores old
0 1 1 0 1 Reset data.
1 0 1 1 0 Set •When C=0, master’s state passes
1 1 1 1 1 Disallowed
to enabled slave, master not
X X 0 Q0 Q0’ Store sensitive to new data (disabled).

2019/8/29 PJF - 24 Sequential Circuits

 BIESTABLES ASÍNCRONOS
BIESTABLE RS NAND

Tabla de Transición

Q(t) Q(t+1) S R
0 0 1 X
0 1 0 1
1 0 1 0
1 1 X 1
R Q

S Q
 74279
• Note that there is dual SR bar latch in PSpice (2 in 1 part).
– It may appear that the undefined operation has been designed out of its
operation when you use this part in a simulation. However, the datasheet
indicates that the race condition may show up.
 BIESTABLES ASÍNCRONOS
BIESTABLE JK Tabla de Verdad

J K Q(t+1) Q(t+1)
0 0 Q(t) Q(t) No cambia
0 1 0 1 Reset
1 0 1 0 Set
J Q
1 1 Q(t) Q(t) Cambia

K Q J K Q(t) Q(t+1)
0 0 0 0
0 0 1 1 No cambia
0 1 0 0
Cuando JK la salida
0 1 1 0
sigue a la J
1 0 0 1
1 0 1 1
1 1 0 1
Cambia
Oscilación para J=K=1  Carreras  1 1 1 0
No se suelen usar  Sol: Biestable
JK M/S
 BIESTABLES ASÍNCRONOS
BIESTABLE JK

Tabla de Transición

Q(t) Q(t+1) J K
J Q
0 0 0 X
0 1 1 X
K Q 1 0 X 1
1 1 X 0
 BIESTABLES ASÍNCRONOS
BIESTABLE TIPO T ( = JK cortocircuitando J=K)

Tabla de Verdad

T Q(t) Q(t+1)
T Q
0 0 0
0 1 1 No cambia
Q 1 0 1
1 1 0 Cambia (TOGGLE)
 BIESTABLES ASÍNCRONOS
BIESTABLE TIPO D ( No hace nada, sirve de memoria)

D Q(t)

Q(t)
 NECESIDAD DE SISTEMAS SÍNCRONOS
Generación de un GLITCH
 NECESIDAD DE SISTEMAS SÍNCRONOS
Efecto de un GLITCH sobre un biestable
 BIESTABLES SÍNCRONOS
Entradas de reloj  CK, CLK, CLOCK ...

nivel alto
CLK
Disparo por nivel

nivel bajo
CLK

flanco de
subida CLK
Disparo por flanco

flanco de
bajada CLK
 BIESTABLES SÍNCRONOS
Entradas síncronas  dependen del reloj  R, S, J, K, T, D

R J T

S K
 BIESTABLES SÍNCRONOS
Orden de prioridad:

1.- Entradas Asíncronas

2.- Entrada de Reloj
3.- Entradas Síncronas

PR PR

R Q R Q

S CLK

Q S Q
CLK

CLR CLR
 BIESTABLES SÍNCRONOS
BIESTABLE RS SÍNCRONO ACTIVADO POR NIVEL

R Q

Q
C

C S R Q Q
0 X X Q Q
1 0 0 Q Q
1 0 1 0 1
1 1 0 1 0
1 1 1 1 1
 BIESTABLES SÍNCRONOS
BIESTABLE RS SÍNCRONO CON ENTRADAS ASÍNCRONAS

PR

R Q

PR CLR C S R Q(t+1) Q
0 1 X X X 1 CLK
1 0 X X X 0
0 0 X X X 1* Indeseado
1 1 0 0 Q(t) CLR
1 1 1 0 1
1 1 0 1 0
1 1 1 1 Indeterminado
 BIESTABLES SÍNCRONOS
BIESTABLE RS SÍNCRONO ACTIVADO POR FLANCO (FLIP-FLOP)

C S R Q Q R Q
X X Q Q
0 0 Q Q S
0 1 0 1
1 0 1 0 Q
CLK
1 1 1 1
 BIESTABLES SÍNCRONOS
BIESTABLE JK MAESTRO ESCLAVO (MASTER-SLAVE)
 BIESTABLES SÍNCRONOS
FLIP-FLOP JK SÍNCRONO ACTIVADO POR FLANCO

J Q J Q
K K

Q Q
CLK CLK

C S R Q Q C S R Q Q
X X Q Q X X Q Q
0 0 Q Q 0 0 Q Q
0 1 0 1 0 1 0 1
1 0 1 0 1 0 1 0
1 1 Q Q 1 1 Q Q
 Timing Diagram: JK Flip-Flop

hol se hol clea toggl set

d t d r e (no
effect)
Suggestion: Determine the Q output for a negative edge triggered JK
flip-flop
 CONTADORES

Definición: Circuito secuencial cuyas salidas representan en un

determinado código el número de impulsos que se aplican a la entrada

Estructura: Biestables activados por flanco (FF) conectados entre sí

Módulo (M): número de valores por los que pasa (divisor por M)

Tipos:
•Ascendentes
•Descendentes

Tipos:
•Asíncronos  Los FF no comparten la misma señal de reloj
•Síncronos  Los FF comparten la misma señal de reloj:
•Síncronos propiamente dichos
•Contadores basados en registros de desplazamiento
 CONTADORES
CONTADORES ASÍNCRONOS  Utiliza FF tipo T o tipo JK

QA QB QC

Entrada de J Q J Q J Q
impulsos a
contar CLK CLK CLK

l K Q l K Q l K Q

“1” l l

Problema  lento ya que cada FF debe esperar a que el anterior bascule

Módulo = M = 2n = 23 = 8 impulsos