TECNOLGICO NACIONAL DE MXICO

INSTITUTO TECNOLGICO DE ACAPULCO

INGENIERA EN SISTEMAS COMPUTACIONALES

ARQUITECTURA DE COMPUTADORAS
PROFESOR: ING. ELOY CADENA MENDOZA

EXPOSICIN:
CONTROLADOR DE BUS 8288

ACAPULCO, GUERRERO. A 27 DE NOVIEMBRE DEL 2017

El controlador de bus 8288 es el encargado de proporcionar las
seales de control para:
Manejar las direcciones
Manejar los datos
Manejar las interrupciones de modo mnimo que se dejaron de
generar por estar ahora en modo mximo.
El controlador de bus SAB 8288A es un componente bipolar de 20
pines para uso con medianos a grandes sistemas de procesamiento
(microprocesadores) SAB 80186, SAB 80188, SAB 8086 y SAB 8088.
El controlador de bus proporciona comando y control de generacin de
tiempo, as como la capacidad del bus bipolar mientras optimiza el
rendimiento del sistema.
Si el 8086 (y tambin el 8088) se operan en el modo mximo, estn
configurados principalmente para operacin multiprocesador o para
coprocesadores. Como las lneas de control requeridas no se
proporcionan en este caso, son generadas por el 8288. Se ha utilizado
desde las primeras PC (IBM-PC e IBM-PC XT). El sucesor 82288 se
usa en IBM PC AT.
Una opcin que se usaba bastante era configurar el controlador de bus
para usarlo con un bus de sistema multimaestro y un bus de E / S por
separado.
Asignaciones de los pines
 Funciones de cada pin
0 , 1 , 2: Estos pines son el pin de entrada de estado de los
procesadores SAB 80186, SAB 80188, SAB 8086 o SAB 8088. El SAB
8288A decodifica estas entradas para generar seales de comando y
control en el momento apropiado. Cuando estos pines no estn en uso
(pasivos), todos estn en ALTO.

CLK: Esta es una seal de reloj del SAB 8284A o generador de reloj
SAB 82843 y sirve para establecer cundo se generan seales de
comando y control.
: Habilita salidas de comando del controlador de bus SAB8288A al
menos 105 ns despus de que se active en bajo. AEN no afecta las
lneas de comando de E / S si el 8288 est en modo de bus de E / S
(IOB est en alto).
CEN: Cuando esta seal es BAJA, todas las salidas de comando y las
salidas de control DEN yPDEN del SAB 8288A se fuerzan a su estado
inactivo. Cuando la seal es ALTA, estas mismas salidas estn
habilitadas.
IOB: Cuando el IOB est en ALTO el SAB 8288 funciona en el modo
de bus de E / S. Cuando est atado BAJO, el SAB 8288A funciona en
el Sistema modo bus.

MRDC: Esta lnea de comando ordena a la memoria que conduzca sus

datos al bus de datos. Esta seal es activa en BAJO.

MWTC: Esta lnea de comando ordena a la memoria que registre

(grabe) los datos presentes en el bus de datos. Esta seal es activa en
BAJO.
AMWC: Emite un comando de escritura de memoria antes del ciclo de
mquina (ejecucin de instrucciones) para dar a los dispositivos de
memoria una indicacin temprana de una instruccin de escritura. Su
tiempo es el mismo que un comando de sea de lectura. Este pin es
activo en BAJO. Esta seal puede ser utilizada para evitar que el
procesador entre en un estado de espera innecesario.

IORC: Esta lnea de comando indica a un dispositivo de E / S que

conduzca sus datos al bus de datos. Esta seal est activa en BAJO.

IOWC: Esta lnea de comando instruye a dispositivos de E / S para leer

los datos en el bus de datos. Esta seal es activa en BAJO.
AIOWC: Emite un comando de escritura de E / S ms temprano en el
ciclo de la mquina para dar a los dispositivos de E / S una indicacin
temprana de una instruccin de escritura. Su sincronizacin es la
misma que una seal de comando de lectura. El pin est activo en
BAJO.

INTA: Esta lnea de comando le dice a un dispositivo de interrupcin

intencional que su interrupcin ha sido reconocida y que debe
conducir la informacin de al bus de datos. Esta seal es activa en
BAJO.
 Esta seal establece la direccin del flujo de datos a travs de
DT/:
los transceptores (dispositivos que cuentan con un transmisor y un
receptor que comparten parte de la circuitera o se encuentran dentro
de la misma caja.). Un ALTO en esta lnea indica Transmitir (escribir en
E/S o memoria) y un BAJO indica Recibir (Leer).

DEN: Esta seal sirve para habilitar los datos transceptores en el bus
de datos local o del sistema. Esta seal est activa en ALTO.
MC EPDEN: Este es un pin de doble funcin; MCE (IOB est vinculado
BAJO) - Master Cascade Enable (habilitar cascada principal) se produce
durante una secuencia de interrupcin y sirve para leer una cascada. La
seal MCE est activa ALTA. PDEN (IOB est activado ALTO) - Peripheral
Data Enable (habilitar datos perifricos) habilita el transceptor de bus de
datos para el bus E/ S durante las instrucciones E / S . Realiza las mismas
funciones para el bus de E / S que DEN realiza para el bus del sistema que
est activo BAJO.

ALE: Esta seal sirve para activar una direccin en los latchs de la
direccin. Esta seal es activa en ALTO y el enganche ocurre en la
transicin descendente (ALTO a BAJO). El ALE est destinado al uso de
latchs tipo D.
 MODOS DE OPERACIN DEL 8288
Cuenta con dos:
Modo I/O Bus: Bus para perifricos
Modo System Bus: Bus para el sistema

Modo I/O BUS

Este modo se selecciona cuando el pin IOB se conecta a un voltaje alto.
En este caso todas las seales para el control de puertos se llegan a activar dependiendo de la operacin a
ejecutar.
No dependen de la seal AEN.
Las seales PDEN y DT/R se utilizaran para activar el transceptor del bus para perifricos.
En este modo se pueden manejar dos buses externos.
No son necesarios los tiempos de espera para el procesador si este desea accesar el bus de puertos de E/ S.
Los accesos normales a memoria requieren de la seal Bus Ready, (AEN en bajo) antes de proceder.
Es una ventaja utilizar el modo IOB si la arquitectura del sistema cuenta con perifricos dedicados a un solo
procesador.
Modo System Bus
Se encuentra en este modo si el pin IOB se pone en bajo.
En este modo no se utilizan los comandos hasta que se active la seal AEN (bajo).
En este modo se asume una lgica para el arbitraje de bus, el cual le informa al controlador del bus el momento en
que el bus se encuentra libre.
Tanto la memoria como los perifricos esperan por el arbitraje del bus.
Este modo se utiliza cuando solo existe un bus. Aqu ambos perifricos y memoria son compartidos por ms de un
procesador.
 Definicin de decodificacin de comandos
Los estados de las lneas S0 S3 (negadas) son los que determinan
que comando se emitir:
FUENTES DE INFORMACIN:
http://www.alldatasheet.es/datasheetpdf/pdf/45589/SIEMENS/8288.ht
ml
http://www.ndr-nkc.de/download/datenbl/i8288.pdf
http://www.wikiwand.com/es/Intel_8288
http://www.ie.itcr.ac.cr/jdiaz/licenciatura/estructura%20de%20micropro
cesadores/PRESENTACIONES/MULTIPROCESADOR.pdf