Dra. Ruth M.

Aguilar Ponce
Departamento de Electrnica
Facultad de Ciencias
Otoo 2008

Otoo 2008 Electrnica Digital 1

 Un circuito integrado esta hecho por capas de
silicio dopado, polisilicio, metal y dixido de
silicio construida una encima de la otra

Algunas de estas capas forman transistores y

otras forman conexiones

La proceso bsico en la fabricacin de IC es

construir una capa con un patrn definido, a
este proceso se le conoce como litografa.
Otoo 2008 Electrnica Digital 2
 Un aspecto importante en la tecnologa de
dispositivos es el rea utilizada para un circuito

Es expresada en trminos de la longitud de

transistor mas pequeo que puede ser
construido, usualmente se mide en micrones

El tamao del transistor se ha reducido y ahora

esta aproximando a un decimo de micrn.

Otoo 2008 Electrnica Digital 3

 Full-custom ASIC
Application-Specific IC
ASIC
Standard-Cell ASIC

Gate Array ASIC

Tecnologa
Complex field programable
logic Device

Simple field-programmable
Propsito General
Device

Off-the-shelf small and

medium scale IC (SSI/MSI)
Otoo 2008 Electrnica Digital 4
 Se tiene completo control de circuito y el layout de cada transistor es
realizado para alcanzar ciertas especificaciones de rea y desempeo

El circuito resultante esta completamente optimizado y tiene el

mejor desempeo posible

Solo puede ser empleado para el diseo de circuitos pequeos

Su mayor aplicacin es en el diseo de componentes que pueden ser

empleados para construir sistemas

Otra aplicacin es en el diseo de circuitos de propsito especifico del

tipo bit slice

Otoo 2008 Electrnica Digital 5

 La celda estndar es un circuito construido para se usado
en un conjunto de componentes lgicos predefinidos
Estas celdas son prediseadas y sus layouts son validadas
y probadas
Esta tecnologa nos permite trabajar al nivel de compuerta
y simplifica el diseo de sistemas
Los fabricantes de dispositivos usualmente proveen una
librera de compuertas con el bloque de diseo bsico
El layout de las celdas es predeterminado pero el de la
aplicacin especifica no lo es

Otoo 2008 Electrnica Digital 6

 Compuertas Componentes Componentes
lgicas estndar Combinacionales Secuenciales

NAND Multiplexores Latches

NOR Sumadores Flip-flops

Random Access
NOT Shifters
Memory

Otoo 2008 Electrnica Digital 7

 El circuito se construye por medio de un arreglo
de celdas predeterminadas
Un arreglo de compuertas consiste de un solo
tipo de celdas, conocidas como celda base.
La celda base es simple y se parece a la lgica de
compuerta.
Las celdas base estn dispuestas en posiciones
fijas en un arreglo unidimensional o
bidimensional
Otoo 2008 Electrnica Digital 8
 El arreglo de compuertas puede ser
prefabricado

La caracterizacin del circuito se realiza

especificando la interconexin entre celdas

La macro celda esta constituida por celdas

base y la interconexin entre ellas esta
predefinida. Provee al diseador con bloques
lgicos mas sofisticados
Otoo 2008 Electrnica Digital 9
 El dispositivo consiste de celdas lgicas genricas y de
una estructura de interconexin general

Las celdas lgicas y las interconexiones son

programables

La programabilidad se logra utilizando switches o

fusibles semiconductores que pueden ser puestos
en corto circuito o en circuito abierto

Se les conoce como programables por mascaras

Otoo 2008 Electrnica Digital 10

 La caracterizacin se realiza configurando el
dispositivo con un patrn de fusibles especifico.

Este proceso se realiza por medio de un

programador sencillo y econmico

Debido a que la programacin de estos

dispositivos se realiza en el campo en lugar de
la fundidora, es por esto que se les conoce como
Dispositivos Complejos Programables de Campo

Otoo 2008 Electrnica Digital 11

 Complex Field
Programable Device

Complex Programable Field Programable Gate

Logic Device (CPLD) Array (FPGA)

Consiste
Consiste Su
Debido a su de flip- Debido a su
de flip- La estructura
estructura flops tipo estructura
flop tipo estructura de
se emplea D, puede
Dy de inter- interconex
conexin
para pequeas implementar
arreglos in es
es centra- dispositivos look-up sistemas de
lgicos distribuida
lizada de baja Tables y alta
program y es mas
complejidad multiplexo complejidad
ables flexible
res

Otoo 2008 Electrnica Digital 12

 Estos dispositivos son llamados Programable
Logic Device (PLD)

Estos dispositivos son normalmente

construidos como un arreglo de dos niveles,
con un plano AND y un plano OR

La interconexin de los planos se programa

para desempear las funciones lgicas
expresadas como suma-de-productos
Otoo 2008 Electrnica Digital 13
 I0

I1

I2
Entradas Arreglo
I3 AND

I4

I5

O0
Arreglo O1
OR Salidas
O2
O3
Otoo 2008 Electrnica Digital 14
 Programable Solo el plano OR
Read Only puede ser
Memory (PROM) programado

Programable Solo el plano

PLD Array Logic AND puede ser
(PAL) programado

Programable Ambos planos

Logic Array pueden ser
(PLA) programados

Otoo 2008 Electrnica Digital 15

 Antes de los dispositivos programables, la
nica alternativa a los ASIC era el uso de
componentes prefabricados

El sistema se diseaba a base de pequeos

componentes

Se requera de un circuito impreso hecho a la

medida de cada de aplicacin
Otoo 2008 Electrnica Digital 16
 El criterio para seleccin de la tecnologa mas
adecuada a la aplicacin es
rea
Velocidad
Consumo de Potencia
Costo

Otoo 2008 Electrnica Digital 17

 El rea del chip se refiere a la superficie
requerida en silicio para implementar una
aplicacin particular

Un chip pequeo requiere menos recursos y

simplifica las pruebas y provee un mejor
rendimiento (yield)

El rea depende de la arquitectura del

dispositivo y la tecnologa del dispositivo
Otoo 2008 Electrnica Digital 18
 Celdas Estndar Arreglo de Compuertas FPGA

Las interconexiones El circuito se Una parte importante

entre las celdas construye a base de del chip es dedicada a
estndar son celdas base alcanzar
ajustadas a la predefinidas y programabilidad lo
aplicacin especifica predispuestas que introduce un gran
El rea es optima El rea no es optima desventaja
debido a que la El rea resultante es
funcionalidad e mucho mas grande
interconexin no es que la de un ASIC
ajustada a la Requiere 2 a 5 veces
aplicacin mas rea que un ASIC
Requiere 20% a 100%
mas rea que las
celdas estndar

Otoo 2008 Electrnica Digital 19

 La velocidad de un circuito digital
corresponde al tiempo que requiere para
desempear una funcin.

Se mide como el retardo del peor-caso entre

las seales de entrada y salida

Al nivel de arquitectura, las operaciones mas

rpidas se obtienen con diseos mas
sofisticados que requieren mas area.
Otoo 2008 Electrnica Digital 20
 Arreglo de
Celdas Estndar FPGA
Compuertas
Las interconexiones La diferencia entre la El FPGA tiene el peor
entre las celdas velocidad de las retardo debido a su
estndar son celdas estndar y el tamao
ajustadas a la arreglo de Las lineas de
aplicacin especifica compuertas es interconexin son
por lo tanto su minima extensas lo que
velocidad es optima implica una
La velocidad resistencia y
depende del tipo de capacitancia
arquitectura usada grandes, lo cual
introduce un retardo
mayor

Otoo 2008 Electrnica Digital 21

 Potencia es uno de los parmetros mas importante en
el diseo de circuitos para sistemas porttiles.

La potencia se puede disminuir al nivel de algoritmo,

arquitectura, transistor o dispositivo.

El nivel que mas impacto tiene sobre la potencia es el

algoritmo

La tecnologa que consume menor potencia es

Standard Cell ASIC, y la de mayor consumo es FPGA

Otoo 2008 Electrnica Digital 22

 El costo es importante pero no es un factor
decisivo

Los mayores contribuyentes al costo de un

dispositivo son
Costo de produccin
Costo de desarrollo
Costo tiempo-a-mercado (TTM)

Otoo 2008 Electrnica Digital 23

 Costo de produccin
Costos de Ingeniera No Recurrente (NRE)
El costo de los gasto de produccin que se realizan una
sola vez
Costo por Parte
El costo que se realiza por unidad, tales como
materiales, ensamblaje, y manufactura

C NRE
C por _ unidad C por _ parte
unidades producidas
Otoo 2008 Electrnica Digital 24
 Costo de Desarrollo

Es el costo asociado a llevar una idea o algoritmo

hasta el diseo de un circuito particular

Este costo incluye el pago a los ingenieros de diseo

Facilidades de computo

Herramientas de Software

Otoo 2008 Electrnica Digital 25

 Costo del tiempo-a-Mercado (TTM)

El ciclo de vida de un producto es

considerado 18 meses, debido a que la
densidad del chip se duplica en este tiempo

Es muy importante introducir productos al

mercado a tiempo, de lo contrario significa
perdida en ventas
Otoo 2008 Electrnica Digital 26
 rea Velocidad Potencia Costo

FPGA

Gate Array

Standard Cell

Otoo 2008 Electrnica Digital 27

 Parmetros de FPGA Gate array Standard Cell
Comparacin
Mascaras hechas a la 0 3a5 15 o mas
medida
rea Mejor (mnima)
Velocidad Mejor (veloz)
Potencia Mejor (mnima)
Costo NRE Mejor (mnimo)
Costo por parte Mejor
Costo de desarrollo Mejor (fcil)
Tiempo-a-Mercado Mejor (corto)
Costo por Unidad Depende del Volumen

Otoo 2008 Electrnica Digital 28

 Comportamiento (Behavioral)
Describe al sistema como una caja negra e ignora su
implementacin interna
Estructural (Structural)
Describe la implementacin interna del sistema
La descripcin se realiza especificando cuales
componentes son usadas y sus interconexiones.
Fsico (Physical)
Describe las caractersticas fsicas del sistema, tales
como tamao de sus componentes, las
interconexiones fsicas, y sus localizacin fsica.
Otoo 2008 Electrnica Digital 29
 System C
Behavioral Matlab, Simulink

VHDL
Structural Verilog

Magic
Physical Virtuoso (Cadence)
Otoo 2008 Electrnica Digital 30
 Behavioral view Structure view

Algorithms Processor, memory, IO interface

Register Transfer Operations Adder, register, mux

Boolean Equations Gates, flip-flop
Differential Equations Transistor, resistor, capacitors

Transistor layout
Cell layout
Module floor plan
IP floor plan

Physical view
Otoo 2008 Electrnica Digital 31
 Abstraction is a simplified model of the
system, showing only the selected feature
and ignoring the associated details.

Purpose:
Reduce the amount of data to a manageable level
so that only the critical information is preserved

Otoo 2008 Electrnica Digital 32

 More Complex
Low More detailed
Takes account of More details
previously ignored Closer to
Level information the real
circuit

High Contains only the vital

data
Level Less Complex
Less details

Otoo 2008 Electrnica Digital 33

Otoo 2008 Electrnica Digital 34
Building Transistor, resistor, capacitor,
blocks
Behavioral Differential Equations, Current-
voltage diagrams
Physical Layout and interconnections
Timing Continuous
Area The real size of the circuit in silicon

Otoo 2008 Electrnica Digital 35

 The building blocks are gates such as and, or,
xor, etc.
Converts a continuous system into a discrete
system
The signals above or below a certain threshold
represent a logic one or zero
The behavior of a system is represented by
Boolean equations

Otoo 2008 Electrnica Digital 36

 Propagation Delay
The propagation
delay is the time Vin

interval for a system

to obtain a stable Vout
output response .
This information is Vin
used to establish the
timing of a gate Vout

Otoo 2008 Electrnica Digital 37

 The area of the circuit can be estimated by the
gate count.
The gate count makes this measurement
independent of the device technology
The 2 input NAND is used as the base unit since
it is frequently the simplest logic circuit
The area is expressed in term of equivalent
NAND gates in the particular device technology

Otoo 2008 Electrnica Digital 38

 This level is known as Register Transfer Level
(RTL)
The building blocks are functional units such
as:
Adders
Comparators
Storage components (flip-flops, registers, etc)
Data routing (mux)

Otoo 2008 Electrnica Digital 39

 Signals are grouped and interpreted as a
special type of data such as unsigned integer
or system state

The behavioral description use finite state

machine (FSM) to describe the functionality
as well as general expressions

A common clock signal is used in the storage

elements
Otoo 2008 Electrnica Digital 40
 The clock signal functions as a sampling and
synchronizing pulse.
At the edge of a clock, the signal is sampled and put
into a storage element
The clock period must be long enough for all the
signals to be stable within the period.
Timing is consider in terms of clock period rather than
propagation delays.
The physical layout is known as a RTL floor plan
Otoo 2008 Electrnica Digital 41
 Also known as Processor-level abstraction
The building blocks are subsystems such as
Processors
Memory
Modules
Bus interface

The behavioral description is expressed as an

algorithm
The signals are grouped and interpreted as an
abstract data type
Otoo 2008 Electrnica Digital 42
 Typical Behavioral
Signal Time Physical
Blocks Description
Transistor , Continuous Differential Transistor
Transistor Voltage
resistor, etc function equations layout
AND, OR, Propagation Boolean
Gate Logic 0 or 1 Cell layout
XOR, .. delay equations
Adder, Integer,
Extended RT-level
Architecture Mux, system Clock cycle
FSM floor plan
Register state
Processor, Abstract Event IP-level
System algorithm
memory data type sequence floor plan

Otoo 2008 Electrnica Digital 43

 Developing a digital circuit Synthesis
is a refining and validating
process
The process goes from a
high abstraction level to a Physical design
low level
In each level, the system is
validated and refined
The major tasks are Verification
Synthesis
Physical design
Verification
Testing
Testing

Otoo 2008 Electrnica Digital 44

 Synthesis realizes a description with
components from the lower abstraction level
As the synthesis process progresses, more
details are added.
The synthesis is divided into smaller steps
High-level
RT-level
Gate-level
Technology mapping
Otoo 2008 Electrnica Digital 45
 Transforms an algorithm into a RTL description
High It is only applied to a relatively simple algorithms
Level

Analyzes the RTL description and derives the structural implementation

Performs a minimum degree of optimization to reduce the number of
RT Level components

Analyzes the RTL structural implementation and derives a gate level structure
Gate Performs optimization to meet timing constraints and minimize the size
Level

The generic components used in the previous step are mapped into an
Technology specific technology

Otoo 2008 Electrnica Digital 46

 Derives layouts Derives layout at Extracts length
at the system or gate level and location of

Circuit extraction
Placement and routing
Floor planning

RT level Involves each

Divides the placement of interconnect
system into cells and routing Calculates
large function of parasitic
blocks interconnection capacitance and
Place the blocks wires resistance
in proper Derivates power
locations to grid, clock
reduce distribution
congestion and network, power
achieve timing estimation and
requirements propagation
Global plan for delay estimation
clock and power
distribution
Otoo 2008 Electrnica Digital 47
 Verification is the process of checking whether a
design meets the specification and performance
goals
Performance is represented as a timing constraints

Functional Verification Timing Verification

Verifies if the system Verifies if the response

generates the desired is given within the
output response timing constraints

Otoo 2008 Electrnica Digital 48

 Simulation is the most common method for
verification
Simulation Process

Construction a model of the system

Executing the model with a test

pattern

Examining and analyzing the

output response
Otoo 2008 Electrnica Digital 49
 Simulation provides a sequence of snapshots
of system operation, defined by a set of input
stimuli

Simulation can do spot checks and detect

major design mistakes
It cannot guarantee the absence of errors

The complexity of the computations

associated to simulation is a major limitation
Otoo 2008 Electrnica Digital 50
 Focus in the Formal Physically
timing aspect of mathematical constructs a

Formal Verification
Timing Analysis

Hardware Emulation
a circuit techniques to prototyping
Determine all analyze a circuit circuit that
the input- and its mimics
outputs paths properties operation of the
and calculate Equivalence system
the propagation checking Its faster than
delays compares two simulation
Obtains worst- representation FPGA-systems
case of a system and are frequently
propagations determines used for this
delays and whether the two purpose
maximal clock representation
frequency performs the
same function

Otoo 2008 Electrnica Digital 51

 Testing is the process of detecting the
physical defects of a die or a package that
occurred during manufacturing

When a device is being tested, we already

know that the device was properly designed
and meets the performance

Testing is done only to ensure that the device

was properly fabricated.
Otoo 2008 Electrnica Digital 52
 Physical Design Testbench
RTL
Description
Simulation
Synthesis

Delay Simulation
Netlist
file Placement
and Routing

Configuration Delay Simulation/

File file Timing
Analysis
Synthesis Device
Programming Verification
Otoo 2008 Electrnica Digital 53