RAM DINMICA (DRAM)

Acosta Gerardo
Espinosa Paul
Mendoza Christian
Soto Jimmy
 Las RAMs dinmicas se fabrican mediante el uso de tecnologa MOS y se
distinguen por su alta capacidad, bajo requerimiento de energa y velocidad
moderada de operacin.
Las RAMs dinmicas almacenan l y 0 en forma de cargas en un pequeo capacitor
MOS Debido a la tendencia de estas cargas de fugarse despus de un periodo de
tiempo, las RAMs dinmicas requieren una recarga peridica de las celdas de
memoria; a esto se le conoce como regenerar la RAM dinmica
 En los chips DRAM modernos, cada celda de memoria debe regenerarse
cada 2, 4 u 8 ms, o se perdern sus datos.

La necesidad de regenerarse es una desventaja de la RAM dinmica.

Algunos chips de DRAM tienen circuitos de control de regeneracin

integrados los cuales no requieren hardware externo adicional pero s una
sincronizacin.
 En general, es ms complejo disear circuitos con DRAM y utilizar este tipo de
memoria.

Sus capacidades mucho mayores y su consumo de energa mucho menor hacen de

las DRAM la mejor opcin para memoria en sistemas.

Tamao reducido.

Bajo costo y bajo consumo de energa.

 Lamemoria interna principal de la mayora de las microcomputadoras
personales (por ejemplo, PCs basadas en Windows o Macs) utiliza DRAM
debido a su alta capacidad y bajo consumo de energa.

Para las funciones que requieren de una mxima velocidad, como los
grficos de video, las tablas de bsqueda y la memoria cach se usan las
SRAM
ESTRUCTURA Y OPERACIN DE LA RAM
DINMICA
 Para leer los datos de la celda
Se cierran los interruptores SW2, SW3 y SW4, y SW1 se mantiene abierto. Esto
conecta el voltaje almacenado en el capacitor con el amplificador sensible. Este
amplificador compara el voltaje con cierto valor de referencia para determinar
si es un O o un 1.
 Para escribir datos en la celda
Las seales de la decodificacin de direcciones y la lgica de lectura/escritura
cerrarn los interruptores SW1 y SW2, y mantendrn a SW3 y SW4 abiertos.
Esto conecta a los datos de entrada con el capacitor C. Un 1 lgico en la
entrada de datos carga a C y un O lgico lo descarga.
MULTIPLEXAJE DE DIRECCIONES
*Multiplexaje de direcciones en el cual cada terminal de entrada de direccin puede

alojar dos bits de direccin distintos.

*El ahorro del nmero de terminales se traduce en la disminucin en el tamao de

los capsulados de CI.

*En las DRAMs antiguas de pequea capacidad era presentar la direccin de menor

orden(fila), seguida de la direccin mayor(columna). Las DRAMs ms recientes y los

controladores utilizan la convencin opuesta.

DRAM TMS44100 de 4M X 1
*Es un arreglo de celdas distribuidas en

forma de 2048 filas por 2048 columnas.

*Este circuito puede considerarse como un

decodificador 1 de 2048, se selecciona una

sola columna mediante la decodificacin.

*Como las lneas de direccin estn

multiplexadas no se puede presentar toda la

direccin de bits.
*El registro de fila almacena la mitad superior y el

registro de fila almacena la mitad inferior.

*Las seal de estrobo de direccin de fila (RAS)

aplica pulsos de reloj al registro de direccin de fila.

*La seal de estrobo de direccin de columna(CAS)

aplica pulsos de reloj al registro de direccin de

columna.
Ciclos de lectura/escritura
de la DRAM
 Ciclo de lectura t5: MUX, RAS, CAS y DATOS
SAL regresan a sus estados
iniciales.
estrobo de
direccin de
fila t4: la DRAM responde
colocando datos vlidos
provenientes de la celda de
estrobo de memoria seleccionada, en la
direccin de lnea DATOS SAL.
columna
t3: CAS cambia a BAJO para
cargar la direccin de
columna en la DRAM.

t0: MUX se lleva al nivel
BAJO para aplicar los bits de
direccin de fila en las
entradas de direccin de la
DRAM.
t1: RAS se lleva a BAJO para
cargar la direccin de fila en
la DRAM.
t2: MUX cambia a ALTO para
colocar la direccin de
columna en las
entradas de direccin de la
DRAM.
 Ciclo de escritura t6: los datos de
entrada se extraen de
DATOS ENT.

t5: se aplica un pulso

a R/W para que
cambie a BAJO y se
escriban los datos en
la celda seleccionada.

t4: los datos que se

van a escribir se
colocan en la lnea
DATOS ENT.

t2: MUX cambia a

t0: el nivel BAJO en ALTO para colocar la
t1: la NGT en RAS t 3: la NGT en CAS
MUX coloca las direccin de
carga la direccin carga la direccin de
direcciones de fila en las columna en las
de fila en la DRAM. columna en la DRAM.
entradas de la DRAM. entradas de la
DRAM.
 Refresco de la DRAM

Cada vez que se realice una operacin de lectura en una celda, se regeneraran todas las celdas en
esa fila.
Por eso es necesario realizar una operacin de lectura solo en cada fila de un arreglo de DRAM
una vez cada 4 ms para garantizar que se refresque cada una de las salidas del arreglo.

Esta caracterstica facilita la labor de mantener regeneradas todas las celdas de la DRAM.
 Los modos de regeneracin son: rfaga y distribuida.

El mtodo ms universal para regenerar una DRAM es la regeneracin slo

de RAS. Para ello se aplica mediante estrobo una direccin de fila con RAS,
mientras que CAS y R/W permanecen en ALTO.