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Circuito Integrado
?
2005 Synopsys, Inc. (2)
Circuito Integrado
Circuito Integrado
Algunas Definiciones
MSI: Medium Scale Integration, tipo de integracin
Die
die
wafer
Algunas Definiciones
Die Size: Describe errneamente el tamao menor
de los transistores en el chip. Corresponde al
largo y ancho del circuito en la oblea de silicio.
Algunas Definiciones
El Primer Computador
The Babbage
Difference Engine
(1832)
25,000 parts
cost: 17,470
2005 Synopsys, Inc. (9)
El Primer Transistor
1971
1000 transistores
1 MHz operacin
Ley de Moore
LOG
2 OF THE NUMBER OF
COMPONENTS PER INTEGRATED FUNCTION
16
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
1975
1974
1973
1972
1971
1970
1969
1968
1967
1966
1965
1964
1963
1962
1961
1960
1959
Ley de Moore
Ley de Moore
Nmero de Transistores
1000 millones
de transistores
K
1,000,000
100,000
10,000
1,000
i386
80286
100
10
i486
Pentium III
Pentium II
Pentium Pro
Pentium
8086
1
1975 1980 1985 1990 1995 2000 2005 2010
Proyectado
2005 Synopsys, Inc. (18)
Fuente: Intel
Transistores (MT)
1000
100
10
486
1
0.1
P6
Pentium proc
386
286
8086
8085
El nmero0.01
de transistores
en microprocesadores se duplica cada dos aos
8080
8008
4004
0.001
1970
1980
1990
2000
2010
Ao
Fuente: Intel
2005 Synopsys, Inc. (19)
100
10
386
8080
8008
P6
Pentium
proc
486
286
8086
8085 ~7% crecimiento por ao
Die size
para
satisfacer en
la ley
Moore
~2X
crecimiento
10 de
aos
4004crece 14%
1
1970
1980
1990
2000
2010
Fuente: Intel
2005 Synopsys, Inc. (20)
Frecuencia
Frecuencia (Mhz)
10000
Se duplica cada
2 aos
1000
100
10
8085
8086 286
386
486
P6
Pentium proc
La frecuencia
en microprocesadores se duplica cada 2 aos
8080
1
0.1
1970
8008
4004
1980
1990
2000
2010
Fuente: Intel
2005 Synopsys, Inc. (21)
Disipacin de Potencia
Potencia (Watts)
100
P6
Pentium proc
10
8086 286
1
8008
4004
486
386
8085
8080
0.1
1971
1974
1978
1985
1992
2000
Densidad de Potencia
Densidad de Potencia (W/cm2)
10000
1000
Reactor
Nuclear
100
8086
Plato caliente
10 4004
P6
8008 8085
Pentium proc
386
286
486
8080
1
1970
1980
1990
2000
2010
Sistema Inalmbrico
Lgica
cableada
Bandabase y
circuitos RF
Algoritmos de
comunicacin
Lgica
(nivel bit)
Analgico
analgico
Algoritmos
cableados
(nivel palabra)
FSM
digital
Protocolos
FFT
phone
RTOS
book
MAC
Control
ARQ
Filtros
Coders
Core DSP
CoreP
Qu es un SoC?
?
2005 Synopsys, Inc. (25)
Qu es un SoC?
Qu es un SoC?
Qu es un SoC?
Qu es un SoC?
Implicancias metodolgicas:
Diseo de bloques IP usando estndares
estrictos para creacin y reusabilidad
Uso de definiciones estndares de interfaz
Combinacin de alto nivel estilo ASIC
usando flujos y herramientas estndares
SoC es
un producto ...
Program
and data
storage
DMA
System Design
IP Creation
processor bus
bus interface
SoC Integration
peripheral bus
communications
peripherals
customer
specific
Device Drivers
APIs
Applications
System control
and functionality
DRAM
NVM
(data)
Interaction
with other
systems
general purpose
processor
Requirements
...y un proceso.
Fabrication
Interaction with
real world
Qualification
SoC
Impulso de SoC
Dos fuerzas trabajan en conjunto en la industria electrnica:
Los proveedores de sistemas
n
deben diferenciar productos
io
t
a
z
i
a travs de aplicaciones de
er
m
software.
u
s
n
Co
Geometrias pequeas
permiten:
Integracin de alto rendimiento
at
i
in
a
z
i
ur
n
i
c
Fabricantes de semiconductores
deben cubrir los costos de
fabricacin a travs de sistemas
de valor agregado.
Nmero de transistores
Funcionalidad + Testabilidad
Retraso en cableado
Gestin de potencia
Software embebido
Integridad de las seales
Efectos RF
Chip hbridos
Packaging
Limites fsicos
1,000,000,000,000
2005 Synopsys, Inc. (32)
Mundo real
Sistemas electrnicos
Foundries
Industria EDA
Industria de
semiconductores
Efectos Submicrn
Las geometras pequeas causan diversos efectos que eran ignorados en el
pasado
Capacitancias de acoplamiento
Integridad de seales
Resistencia
Inductancia
Efectos DSM
Heterogeneidad en el Chip
Gran diversidad de elementos en el chip
Procesadores
Software
Memoria
Anlogo
Heterogeneidad
Time-to-money
8K 12K
Comportamental
2K 10K
RTL
1K 2K
Puerta
100 200
Transistor
10 20
Flujo de Diseo
Spec
Seleccin de
arquitectura
Cdigo RTL
Chequeo cdigo
RTL
Testbench
Floorplan
CWLM
Sntesis
Verificacin RTL
Verificacin formal
Lib
DW
Netlist puertas
ATPG
Anlisis
esttico del
tiempo
Verificacin puertas
GDSII
2005 Synopsys, Inc. (39)
Sntesis lgica
Test (SCAN/JTAG)
Reduccin de potencia
Sntesis datapath
Restriccione
s
Diseo fsico
Informacin
posicionamient
o
Flujo Simplificado
HDL
Sntesis RTL
Netlist
Librera
Optimizacin
lgica
Netlist
Diseo fsico
Layout
Diseo manual
Generador de
mdulos
Diseo Manual
Generador de Mdulos
Biblioteca
RTL
Implcitamente estructural
Los registros y su interconectividad estn
definidos
El comportamiento clock-to-clock est definido
Solo la lgica de control de transferencia es
sintetizada
Mejoras posibles
Asignacin automtica de recursos
Sintesis RTL
a
d
s
c lk
Optimizacin Lgica
Realiza transformaciones y
optimizaciones
Transformacin grafos estructurados
Transformaciones booleanas
Mapeo en una librera fsica
Diseo Fsico
O FPGA
Posiciona tablas look-up
Rutea
Gate Array
Objetivos de optimizacin
Tiempos requeridos
Superficie
Netlist
Biblioteca
Opt. Lgica
2 niveles
Independiente
tecnologa
Optimizacin
lgica
Netlist
Opt. Lgica
multinivel
Dependiente
tecnologa
Biblioteca
Optimizacin 2 Niveles
Eficiente y madura
Nueva Metodologa
Optimizacin Independiente de la
Tecnologa
Tcnicas de Optimizacin
Independientes
Two-level minimization
Selective collapsing
Algebraic
decomposition
Restructuring for
timing
Redundancy removal
Transduction
Global-flow
Dependientes
Tree covering
Load buffering
Rule-based mapping
Signature analysis
Inverter phase
assignment
Discrete sizing
HDL
Sntesis
Comportamental
HDL
Sntesis RTL
Netlist
Librera
Optimizacin
lgica
Netlist
Diseo fsico
Layout
Sntesis
Comportamental
Nivel Comportamental
Elementos Claves
Caractersticas Sintesis
Comportamental
Ordenamiento de operaciones
(scheduling)
Inferencia de memoria
Asignacin de recursos
Uso de componentes pipeline
Lazos de pipeline
Generacin automtica de autmatas de
estado finito para control
Abstraccin
Especifica funcionalidad en vez de
implementacin
Simulacin rpida
Diseo a nivel sistema
Mejor calidad de resultado
Generacin automtica de FSM
Y Ahora Que?
?
2005 Synopsys, Inc. (63)
Sntesis de Sistemas
Diseos son heterogneos
y atraviesan los dominios del
control y flujo de datos en
forma arbitraria
SW
HW
Problemas
Cual es el lenguaje de diseo?
Particin HW/SW
Generacin automtica de HW/SW a partir de la
descripcin
Preguntas
?
2005 Synopsys, Inc. (66)