ARQUITECTURA DEL

PROCESADOR CISC

ARQUITECTURA DEL PROCESADOR

MC68000 CISC
Fue diseado desde cero con el fin de proporcionar una
arquitectura que busca restricciones y que no sean
compatibles con diseos anteriores del procesador
Lo que si busca es la compatibilidad de un arquitectura
en esta hacia adelante

 El aporte que suma en

esta arquitectura con
las antiguas es que
este permite utilizar
perifricos existentes
en el m68000

PROCESADOR CISC 32 BITS

RUMORES
Se predeca que seria un MC68000 con datos
de 32 bits simplemente completos y buses de
direcciones
Un mejor rendimiento
Las nuevas caractersticas que tendran

 La idea era ampliar los autobuses pero en

su inspeccin fue un trampoln muy sensible
que duplica el ancho de banda del bus de
datos disponibles
Se denominabus, al conjunto de conexiones fsicas (cables,
placa de circuito impreso, etc.) que pueden compartirse con
mltiples componentes de hardware para que se
comuniquen entre s.
El propsito de los buses es reducir el nmero de rutas
necesarias para la comunicacin entre los distintos
componentes, al realizar las comunicaciones a travs de un
solo canal de datos. sta es la razn por la que, a veces, se
utiliza la metfora "autopista de datos".

todo esto debido a la utilizacin mas frecuente

de tamao de datos mas pequeos.
Luego apareci el MC68020 que fue anunciada
en 1984 que sorprendio a muchos con su
complejidad, potencia y rendimiento

INTRODUCCION A LA
TECNOLOGIA HCMOS
Es un diseo de microprocesador
Fue el principal catalizador para el equipo de diseo REEDWOOD ,
encargada para el procesador M68000 de 32 bits.
Esta nueva tecnologa ofrece geometra de transistores mas
pequeos.
El proceso HCMOS tenia otra ventaja, era capas de soportar
velocidades de reloj muy superiores y permitio que el procesador se
construira a las reglas del diseo 16 MHZ, esto fue el doble de
velocidad que hasta ese entonces el estndar era de 8 MHZ.

RETOS ARQUITECTONICOS
Lavelocidad de reloj(tambin denominadaciclo),
corresponde al nmero de pulsos por segundo,
expresados en Hertz (Hz). De este modo, un ordenador
de 200 MHz posee un reloj que enva 200.000.000
pulsos por segundo. Por lo general, la frecuencia de reloj
es un mltiplo de la frecuencia del sistema (FSB,FrontSide Buso Bus de la Parte Frontal)

EJEMPLO DE PUERTAS DE TUBERIA Y RETRASO EN 3

ETAPAS

 EL CONFLICTO entre los datos y la instruccin accede en

una sola comunicacin por el bus y tambin causas el
mismo retraso de tuberas
El retraso causado a travs de los clculos de direccin
eficaces y operadores aritmticos complejos podran ser
resueltos proporcionando cada etapa de la canalizacin por
su propia Unidad Logica Aritmetica (ULA) y usando la
velocidad del reloj mas rpido
Al no tener que compartir una (ULA) entre las etapas, el
retraso de calculo podran reducirse y el reloj seria mas
rapido

A todo esto,
El procesador CISC?
Diremos que tiene una
memoria a la arquitectura
que permite la manipulacin
directa de datos en la
memoria externa sin tener
que utilizar los registros
internos Cache : es la memoria de acceso

rpido de una computadora que

guardan temporalmente los datos
de memoria

 Este procesador alimenta desde un cache

interno
Mientras que una instruccin se esta moviendo
datos a la memoria eterna como la ultima etapa
de ejecucin, la siguiente instruccin se puede
cargar en la tubera

 Puede entonces ser ejecutado usando las etapas de otro

modo de inactividad de la tubera como se muestra
Esto permitir que las
actividades de tubera
puedan ser dobladas y la
superposicin de
instrucciones resultantes de
el resultado de la ejecucin
cero ciclos de reloj y un
rendimiento infinito
En realidad, el tiempo de
ejecucin se oculta en lugar
de reducirse a nada

El estndar de rendimiento de 32 bits MC68020

El MC68020 fue lanzado en abril de 1984 como el
estndar de rendimiento y en esos das su rendimiento
fue simplemente asombroso - 8 millones de
instrucciones por segundo cuando se ejecuta a la
velocidad de reloj de 16 MHz.

 Fue un verdadero procesador de

32 bits con buses de datos y
direcciones externas de ancho 32
bits como se muestra
Una cach de instrucciones y una
palanca de cambios barril para
realizar operaciones de cambio
de alta velocidad se incorporaron
dentro del chip para proporcionar
apoyo a estas funciones

Caracteristicas
La memoria virtual y la continuacin de instrucciones
eran soportado.
Las seales de bus y de control fueron similares a la de
sus predecesores M68000, que ofrece una interfaz de
memoria asncrona pero con una operacin de tres
ciclos ( en vez de cuatro ) y dimensionamiento bus
dinmico.
El conjunto de instrucciones se ha mejorado con ms
datos tipos, modos de direccionamiento e instrucciones

LA FILOSOFA DE DISEO INTERIOR

El diagrama de bloques interno muestra la filosofa
bsica detrs del diseo. El dispositivo tiene tres ALU
(unidades lgicas aritmticas) separadas
Una unidad realiza clculos de direccin efectiva.
Una segunda unidad realiza clculos de operando.
Una tercera unidad realiza instrucciones aritmticas.

Estas tres unidades a prevenir tuberas puestos debido

a los recursos de exceso de solicitudes.

 El controlador de bus y el
secuenciador ahora
pueden funcionar
independientemente uno
del otro, permitiendo que
los datos simultneos y la
instruccin obtiene. Si
bien los datos se est
moviendo en el bus
externo, la siguiente
instruccin puede ser
exagerado de la cach de
instrucciones y
posiblemente ejecutado.
Una vez ms, este
paralelismo hace el mejor

 La tubera real utilizado en el diseo

es bastante sofisticado. Es un tubo
de cuatro etapas con la etapa A
consiste en un encaminador de
instrucciones que acepta datos de
ya sea el controlador de bus externo
o el cach interna. Como la
instruccin es procesada por la
tubera, los datos intermedios
pueden o bien causar micro y nano
cdigos secuencias que se generen
para controlar la unidad de
ejecucin o, en el caso de las
instrucciones ms simples, los datos
en s se puede pasar directamente a
la unidad de ejecucin con las
consiguientes mejoras en la
velocidad.

MODELO DEL PROGRAMADOR

Modelo de usuario del programador es exactamente el

mismo que para el MC68000, MC68010 y MC68008.
Tiene las mismas ocho datos y las ocho direcciones de
32 bits organizacin registradora. El modo de supervisor
es un supe conjunto de sus predecesores. Dispone de
todos los registros que se encuentran en sus
predecesores, adems de otros tres. Dos registros estn
asociados con el control de la cach de instrucciones,
mientras que la tercera proporciona el puntero de pila
principal.

 El supervisor utiliza ya sea su

puntero de pila maestro o
interrumpir puntero de pila,
dependiendo de la causa
excepcin y el estado del bit M en
el registro de estado. Si este bit
est claro, todas las operaciones
de pila por defecto al puntero de
pila de la A7.
Si se establece, marcos de pila de
interrupcin se almacenan
utilizando el puntero de pila de
interrupcin mientras otras
operaciones utilizan el puntero del
maestro. Esto permite
efectivamente el sistema para
mantener dos pilas separadas.
Aunque principalmente para
soporte del sistema operativo, este
registro adicional se puede utilizar
para diseos de alta fiabilidad.

INTERFACES DEL BUS

Muchas de las seales mostradas en el diagrama
de pines a cabo son los mismos que los de la
MC68000 - los cdigos de funcin FC0- 2 , los
pasadores de interrupcin IPL0-2 y los pasadores
de solicitud de bus , de RESET ' , HALT * y BERR *
realizan las mismas funciones .
Con la desaparicin de la interfaz de estilo
M6800, seales separadas se utilizan para indicar
un auto como vector de interrupcin.
La seal AVEC * se utiliza para esta funcin y
puede ser afirmado de forma permanente si se
requieren las interrupciones slo Automtico
vectorizada.
La seal IPEND indica cuando una interrupcin ha
sido reconocida internamente y espera un ciclo de
reconocimiento. RMC * indica un ciclo de lectura modificacin-escritura indivisible en vez de
simplemente dejar AS * afirmado entre los ciclos
de bus.
La luz estroboscpica direccin siempre se libera
al final de un ciclo. ECS * y OCS * proporcionan
una alerta temprana de un ciclo de bus
inminente, e indican cuando la informacin

Las luces estroboscpicas de datos

superior e inferior M68000 han sido
sustituidos por AO y los dos
pasadores de tamao, SIZE0 y
SIZE1. Estos indican la cantidad de
datos de izquierda a transferir en el
ciclo de bus actual y, cuando se
utiliza con bits de direccin A0 y Ah
puede proporcionar informacin de
descodificacin de manera que los
bytes correcta dentro del bus de
datos amplia 4 byte se pueden
activar.

La seal de edad DTACK ' ha sido

reemplazado por dos nuevos,
DSACK0 * y * DSACK1. Ellos
proporcionan la antigua funcin
DTACK * indicando un ciclo de bus
exitoso y se utilizan en el
dimensionamiento bus dinmico.

DIMENSIONAMIENTO BUS DINMICO

La mayora de los sistemas disponibles en la introduccin del

MC68020 eran o 8 o 16 bits de tamao. Incluso los diseos VME bus se
basan en el formato de 16 bits, aunque hoy en da es ampliamente
aceptado y utilizado en su formato full32bit. El problema viene con el
intento de combinar 8, 16, y 32 rutas de datos bit. El procesador
puede soportar este tipo de forma explcita dentro de su conjunto de
instrucciones de lo que el software podra verse obligado a utilizar
determinados tamaos de datos con ciertos rangos de direcciones.
El Dimensionamiento bus dinmica permite que el procesador para
cambiar el ancho de bus de datos en un ciclo por ciclo de base y sin
conocimiento previo borde de la anchura puerto de memoria. El
procesador siempre con los intentos de la mayor transferencia que
puede (32 bits) e indica el nmero de bytes necesarios para transferir
mediante la codificacin de las dos seales TAMAO.

 Una vez ms, el puerto responde y el proceso se

repite hasta que se transfiere todos los datos.
Este sistema significa que el software puede
especificar cualquier tamao de los datos que
necesita y, siempre que el interfaz de memoria
observa este protocolo, se puede recuperar
estos datos de cualquier tamao o combinacin
de anchos de datos externos. Las nicas
penalizaciones son los ciclos de bus adicionales
y aumento de la actividad de autobuses.
Esta flexibilidad es an mayor por la capacidad
del procesador para obtener los datos que se
encuentra al otro lado de la palabra y de larga
palabra lmites. Tales datos mal alineados se
recuperan como una serie de accesos alineados
y reconstituido internamente. Una vez ms, las
nicas sanciones son ciclos de bus adicionales y
aumento de la actividad de autobuses.
Instrucciones, sin embargo, son siempre
exagerado sobre una palabra ario obligados- y
cualquier intento de buscar una desalineados
resultados de instruccin en una excepcin

El cache de instrucciones

Uno de los problemas perennes que enfrenta cualquier diseador es del

lento acceso a la memoria. A menudo, un procesador puede ejecutar
instrucciones mucho ms rpido que el sistema les puede proporcionar o
cualquier dato asociado. Este cuello de botella von Neumann, llamado
as por el matemtico pionero, es causado por los retrasos en el acceso a
la memoria externa, como estados de espera, el arbitraje de bus, etc.
El MC68020 duplic la velocidad de reloj del procesador a 16MHZ
durante la noche y redujo un ciclo de bus MC68000 por 25% de 4 relojes
a 3. Por estndares de hoy, estas velocidades son lentas, pero en 1984
esta era el estado del arte y representaban un gran obstculo. Una forma
de resolver este problema es el uso de la memoria cach. Aqu,
instrucciones y/o datos pueden ser almacenados en la memoria muy
rpido de manera local. El primer acceso va a la memoria principal y es
lento, pero una copia se almacena en la memoria cach de manera
rpida. Cualquier posterior acceso a esta ubicacin se hace ahora a

 Se aadi el cach de instrucciones de 256 bytes interna del MC68020 para

evitar la degradacin esperada dentro de un sistema con un rendimiento de la
memoria pobre.
Contiene alrededor de 100 instrucciones y se organiza como una matriz de 64 por
4 bytes.
El acceso a las instrucciones de la cach puede ocurrir simultneamente con una
recuperada data externa y esto reduce el ancho de banda de bus que necesita el
procesador.
La cach accede a tomar slo dos ciclos, dando un mnimo 33% de mejora sobre
recuperaciones externas. Tpicamente, un MC68020 utiliza 60% de ancho de
banda de bus en comparacin con el 80-90 % de un MC68000.
Al ser la instruccin solamente, no hay problemas con los datos obsoletos
asociados. Desde un punto de vista de programacin, es muy simple - hay dos
registros de programacin disponibles al supervisor que puede activar /
desactivar la cach o congelar su contenido.

 El sistema de cach de funcionamiento es muy sencillo. Cuando una extraccin de

instruccin se inicia, la direccin se suministra al controlador de bus y la memoria
cach.
Si los datos est presente en la memoria cach, una seal de acierto de cach
impide que el controlador de bus de continuar el ciclo de bus externo. (En rigor el
ciclo est en realidad nunca comenz porque el flash electrnico, AS ', no se
afirma.) Si los datos no se almacena en cach, se produce un fallo, el ciclo de bus
externo contina y la instruccin se obtiene de memoria externa.
Una copia de la instruccin se utiliza para actualizar la cach interna. Mediante el
suministro de la direccin tanto al controlador de bus y la memoria cach, el ciclo