M. C.

ALEJANDRO TRIUNFO CRUZ

QUE SIGNIFICA VHDL?

VHDL = VHSIC + HDL. VHSIC = Very High Speed Integrated Circuit

Circuitos Integrados de Muy Alta Velocidad

HDL = Hardware Description Language

Lenguaje de Descripcin de Hardware

VHDL es un lenguaje textual de alto nivel que se utiliza para la descripcin del hardware de los sistemas digitales. Las herramientas CAD toman descripciones VHDL para simular, sintetizar y verificar circuitos digitales.

Qu es VHDL? VHDL es un lenguaje estndar que se emplea para la documentacin, simulacin, sntesis y verificacin de sistemas digitales. Los lenguajes de descripcin de hardware, como el VHDL, facilitan la descripcin de circuitos integrados digitales complejos.

Por qu VHDL? Lenguaje estndar. Soporte de las principales compaas proveedoras de herramientas CAD y EDA. Flexibilidad de implementacin en circuitos integrados: cdigo VHDL es portable entre herramientas, aunque normalmente es necesario hacer ajustes segn el dispositivo o la tecnologa. Es un lenguaje popular cuyo nmero de usuarios sigue aumentando. Ventajas Proceso de desarrollo ms confiable y automatizado Reduccin de costo y tiempo de salida al mercado

VHDL: Orgenes y evolucin Desarrollado en los comienzos de los 80s como un mtodo para la descripcin de sistemas electrnicos para el Departamento de Defensa de EE.UU. Su sintxis es similar al lenguaje de programacin Ada. Fue estandarizado en 1987, bajo la norma IEEE 1076. En 1993 sali una revisin con algunas nuevas capacidades, manteniendo la compatibilidad con la norma original. Es utilizado ampliamente en la industria y academia, sin embargo, otros lenguajes como SystemC y SystemVerilog estn ganando mayor atencin y popularidad.

Para qu sirve VHDL? Comienzos de los 90s : diseo de ASICs complejos, empleando herramientas de sntesis. Mediados de los 90s: diseo con lgica programable. Se utiliza en la documentacin as como en la simulacin del sistema, y adems se emplea para sintetizar la parte hardware del sistema digital. Actualmente se emplea en el modelamiento de todo el sistema digital (hardware y software.) Las herramientas de sntesis permiten implementar los circuitos sobre ASICs y FPLDs.

Limitaciones de VHDL No permite describir sistemas analgicos. Sin embargo, ya se estn desarrollando versiones anlogas y mixtas. No existe un estilo de descripcin normalizado. Para sntesis se requiere ajustar los estilos disponibles a la capacidad de las herramientas CAD. Es posible sintetizar lgica solo de un subconjunto del lenguaje. Las herramientas de sntesis no soportan los mismos subconjuntos, y existen a veces diferencias al mudar de herramientas.

Flujo de diseo en VHDL

SINTESIS

QUE TIENE UN MODELO EN VHDL

QUE TIENE UN MODELO EN VHDL

Estructura bsica de un archivo fuente vhdl

Estructura bsica de un archivo fuente vhdl

VHDL: ENTIDAD Y ARQUITECTURA

VHDL: ENTIDAD Y ARQUITECTURA

2005 FA Davis

VHDL: ENTIDAD Y ARQUITECTURA

VHDL: ENTIDAD Y ARQUITECTURA

VHDL: DESCRIPCION COMPORTAMENTAL

VHDL: DESCRIPCION ESTRUCTURAL

VHDL: SUMADOR COMPLETO PARA DOS NUMEROS DE UN BIT

VHDL: SUMADOR COMPLETO PARA DOS NUMEROS DE UN BIT

VHDL: SUMADOR COMPLETO PARA DOS NUMEROS DE UN BIT

INDICE GENERAL DE LA SINTAXIS

VHDL: SEALES, VARIBLES Y CONSTANTES