FAMLIAS E TECNOLOGIAS DIGITAIS

Disciplina de Digital 2

Curso de Eletrnica

Elaborao:

Bertoldo Schneider Jr Fbio Kurt Schneider

FAMLIAS DE CIRCUITOS LGICOS 1-Introduo Este captulo dedicado anlise bsica das diversas famlias de circuitos lgicos digitais. Esta anlise baseia-se no estudo de estruturas internas e caractersticas eltricas das mesmas. Os Circuitos Integrados podem ser classificados conforme vrios critrios. Abaixo so apresentadas duas classificaes. Na disciplina de Eletrnica Digital II sero empregados C.I.s do tipo SSI e MSI (no que se refere integrao) e TTL e CMOS (no que se refere tecnologia/arquitetura interna). Ainda, estudaremos aqui tecnologias sobre substrato de Silcio. Outros tipos de substratos vm sendo desenvolvidos, apresentando algumas vantagens sobre o Si, embora no sejam ainda comercialmente vantajosos. 1.1.1 Classificao Quanto Escala de Integrao:

n n n n

SSI (Small Scale integration , Pequena Escabla de Integrao) 10 portas / C.I.; MSI (Medium Scale integration, Mdia Escala de Integrao) 10 a 100 portas / C.I.; LSI (Large Scale integration , Grande Escala de Integrao) 100 a 1000 portas / C.I.; GSI (Great Scale integration , Escala de Integrao muito Grande) >1000 portas / C.I.;

1.1.2 Classificao Quanto Tecnologia Interna: n Bipolar: n DTL (Diode Transistor Logic, Lgica de Diodos e Transistores); n DCTL (Direct Coupled Transistor Logic , Lgica de Transistores diretamente acoplados); n RTL (Resistor Transistor Logic, Lgica de Transistores e Resistores); n RCTL (Resistor Capacitor Transistor Logic, RTL com Capacitores); n HTL (High Threshold Logic, Lgica de alto Limiar); n TTL (Transistor Transistor Logic, Lgica Transistor-transistor); n ECL (Emitter Coupled Logic, Lgica de Emissores Acoplados);.

MOS (Metal Oxide Semiconductor Logic, Lgica de MOSFETs): n pMOS (MOSFET canal P); n nMOS (MOSFET canal N); n CMOS (Complementary MOS Logic, Lgica MOS complementar) H sempre um pMOS e um nMOS em arquitetura complementar.

Todas estes tipos de construo de circuitos integrados sero analisados posteriormente. Antes disso, porm, sero analisados os parmetros eltricos (nomenclatura e significado) dessas estruturas. 1.1.3 Parmetros Eltricos: Terminologia I intensi y of current; V voltage (tenso); t time (tempo); ndices: I input (entrada); O t output (sada); H high (1); L low (0); a delay (atraso); p propagation (propagao); c commutation (comutao)

n n n n n n n n

IIH: Corrente de entrada para nvel alto; IIL: Corrente de entrada para nvel baixo; IOH: Corrente de sada para nvel alto; IOL: Corrente de sada para nvel baixo; VIH: Tenso de entrada para nvel alto; VIL: Tenso de entrada para nvel baixo; VOH: Tenso de sada para nvel alto; VOL: Tenso de sada para nvel baixo;

V V H mx Nvel 1 V
H mn

Nvel Indeterminado

L mx

Nvel 0 V
L mn

t LGICA POSITIVA

n n

ta : tempo de atraso de propagao (tempo que uma sada lgica leva para responder a uma informao inserida na entrada; tc : tempo de comutao ou de chaveamento - o tempo de transio entre nveis de tenses de uma unidade lgica. Pode-se ainda classificar a comutao em ts, tempo de subida, o tempo que o dispositivo leva para ir do nvel zero para o nvel 1 e td, tempo de descida, tempo que leva para comutar de um estado lgico 1 para o estado 0.

t t
s

t ta

Outras 2 caractersticas importantes para trabalharmos com circuitos lgicos so a imunidade ao rudo e a capacidade de fornecer/drenar corrente ( drive currents). O primeiro refere-se capacidade de um circuito funcionar adequadamente mesmo na presena de um determinado nvel de rudo e o segundo capacidade de um circuito fornecer/drenar corrente para/de os circuitos a ele conectados de forma a manter um funcionamento adequado. 1.1.4 Imunidade Rudo: Capacidade de manter o funcionamento adequadamente mesmo na presena de rudos em suas entradas e sadas. Se at um determinado nvel de rudo Vn, a lgica do circuito no for comprometida, diz-se que o circuito imune a rudos de at um nvel de Vn volts. Na figura abaixo, a parte hachurada do rudo compromete o funcionamento da porta.
V V V
OH mx

V V Nvel 1
IH mx

Nvel 1 V
IH mn

OH mn

Nvel Indeterminado V V V
OL mx IL mx

Nvel Indeterminado

Nvel 0
OL mn

Nvel 0 V t
IL mn

Para a determinao da imunidade ao rudo, deve-se considerar o pior caso, ou seja, o menor valor entre (VOHmn - VIH mn ) e (VIL mx - VOLmx). 1.1.5 Correntes de entrada e sada. O estudo das correntes de entrada e sada de um dispositivo lgico importante no sentido de que se pode determinar com certeza a mxima carga que cada porta pode suportar sem que entre em desfuno, bem como tomar providncias para que as entradas funcionem nominalmente. Quando falamos de correntes de entradas de uma porta, estamos falando de FAN IN, enquanto que as correntes de sada esto relacionadas ao termo FAN OUT. 1.1.5.1 FAN IN (Correntes de entrada) O termo FAN IN significa leque de entrada, isto , o conjunto das informaes das correntes de entrada. O FAN IN dado normalmente em amperes, nas formas de corrente de entrada para nvel alto, fan in 1 ou IIH e corrente de entrada para nvel baixo, fan in 0 ou IIL. As correntes de entradas significam as corentes quiescentes, ou seja, as correntes necessrias para o perfeito funcionamento das entradas (quando falarmos das correntes de sadas, veremos que estas so fornecidas com seus valores mximos). Na figura abaixo, ilustra -se este conceito.

I IH
1,5uA

1,3mA

&
ex. TTL Standard

I IL

1.1.5.2 FAN OUT (Correntes de sada) O termo FAN OUT significa leque de sada e corresponde ao conjunto de informaes sobre as correntes de sada. FAN OUT, ao contrrio de FAN IN, no fornecido em amperes, mas sim, convencionalmente, como o nmero de entradas-padro (da mesma famlia) que uma sada consegue excitar com garantia. um nmero adimensional e tem um sentido estritamente domstico (no tem sentido falar sobre fan out entre famlias diferentes, embora possamos calcular facilmente a capacidade excitatria de uma famlia para outra). Por exemplo, se tomarmos a porta desenhada acima, podemos dizer que o FAN ex. TTL Standard OUT daquela famlia 3 se a sada for capaz de drenar 3x1,3mA das trs entradas a ela ligadas e fornecer 3x1,5uA para as mesmas (vide figura abaixo). A seguir sero analisadas as diversas estruturas citadas anteriormente.

& & &

&

1.2-Lgica com diodos (Diode Logic)

Vcc D1 R D1 A F B D2 B D2 Porta E Porta OU R A F

Vcc

Porta Inversora

1.3-Transistor Funcionando Como Inversor vide figura acima

1.4-Famlia DTL (Diode Transistor Logic) A famlia DTL (Lgica de diodos e transistores) uma extenso da lgica com diodos, permitindo formar alm dos blocos E ou OU, os blocos NE e NOU. O circuito bsico da porta NE DTL visto na figura:
Vcc Vcc

R D1 A B D2 Vx Vd3 Vbe D3

R Z T1

&

Exerccio: Desenhe a porta NOU DTL.

Se uma das entradas estiver em nvel zero (0V), o seu diodo correspondente estar conduzindo, o que condio suficiente para que o transistor esteja cortado (Vx=VD1=VD2<(VD3+VBE). A nica possibilidade do transistor entrar em regime de saturao (sada igual a ZERO) quando A=B=1. Principais caractersticas: bloco lgico bsico a porta NE, tempo de atraso da ordem de 30ns, fan-out 8, potncia/bloco 10mw, imunidade ao rudo da ordem de 1,4V. Isso facilmente compreendido, pois o incio de conduo do transistor T1 acontece quando VBE + VD3 for menor que Vx, i.e., 1,4V. 1. 5-Famlia DCTL (Direct-Coupled Transistor Logic) A famlia DCTL (Lgica de transistores diretamente acoplados) permitem alimentao de baixa tenso, em torno de 3V.
Vcc Vcc R F R F A

Fan-out igual a 2 (limitao), baixa potncia em funo do menor nmeros de resistores internos, imunidade ao rudo baixa, em funo do fato de que qualquer variao da tenso de entrada poder fazer, facilmente, com que um dos transistores saia da situao de corte e entre em situao de saturao.

1.6-Famlia RTL (Resistor-Transistor Logic) A famlia RLT (Lgica de transistores e resistores) uma das primeiras famlias transpostas para os circuitos integrados. Essa famlia B semelhante famlia DCTL somente que seus circuitos no possuem acoplamento direto dos transistores. Analogamente famlia DCTL, Porta NE Porta NOU possui circuitos simples e de fcil compreenso. O circuito de uma porta NOU na famlia RTL visto na figura:
A

Vcc 3,6V 640 R Vz 450 A

450

Exerccio. a)Determine as tenses da sada (Vz) para 0,1,2,3,4 e 5 cargas-padro. b)Conclua sobre a dependncia entre Vz e o nmero de cargas. Vz No Cargas 0 1 2 3 4 5

Caractersticas gerais: Fan-out igual a 5, potncia dissipada por bloco da ordem de 10mW,devido introduo dos resistores de base, tem-se maior imunidade ao rudo que na famlia DCTL e tempo de atraso tpico da ordem de 12ns. A maior imunidade ao rudo devido ao fato de o rudo, para polarizar a juno base-emissor do transistor, deve perder energia sobre o resistor de 450 ohms. A tenso associada a esta perda justamente o incremento de imunidade a rudos que esta famlia tem em relao ao circuito correspondente sem resistor. 1.7 Famlia RCTL (Resistor-Capacitor Transistor Logic)

A famlia RCTL (Lgica de Transistor-resistor-capacitor) semelhante RTL, apenas com a introduo de capacitores para diminuir o tempo de atraso, ou seja, aumentar a velocidade de comutao.
Vcc

R F

O efeito dos capacitores diminuir o tempo de atraso, pois quando se aplica um degrau de tenso em um capacitor, o mesmo comporta-s e como um curto-circuito no instante inicial.

1.8 Famlia HTL (High Threshold Logic) A famlia HTL (Lgica de alto Limiar) apresenta alta imunidade ao rudo (emprego em equipamentos industriais).
Vcc Vcc

R D1 A Zener B D2

Esta imunidade devido ao fato de que qualquer rudo precisa ter energia suficiente para polarizar o diodo zener e a juno base-emissor do transistor antes de causar alterazo no estado da porta. Funcionamento anlogo ao da famlia DTL, com uma tenso para o diodo D maior, ou seja, uma tenso de zener maior que a teno de juno 3 Vd3 daquela.. Fan-out tpico igual a 10, Consumo aproximado de 60 mW/bloco. Apresenta o maior tempo de atraso entre as famlias de tecnologia bipolar.

1.9 Famlia TTL (Transistor-Transi stor Logic) A famlia TTL (Logica de Transistores Bipolares) derivada da famlia DTL (vide comparao na figura), diferenciando-se no uso de Transistores Multiemissores, o que resulta em uma srie de vantagens ,tais como: eliminao da rede de diodos e resistores de entrada, maior velocidade de comutao e ainda, maior facilidade de construo em escala integrada, tornando-se menor o custo por unidade.
Vcc Vcc Vcc R R D1 A A B B D2 DTL TTL saturado R R cortado Vcc Icbo

O transistor multiemissor funciona exatamente do mesmo modo que os bipolares comuns. Para a polarizao de uma juno base-emissor, precisa-se de um Vbe=0,6V e uma vez polarizada esta juno, existir uma corrente de coletor que passar pelo(s) emissor(es) polarizado(s). Nesta condio, a corrente de coletor do transistor de entrada tenta drenar corrente da base do transistor de sada, cortando-o. Com o transistor de sada cortado, a sada permanece em nvel lgico um. Quando, no exemplo acima, as duas junes base-emissor estiverem no polarizadas, existir uma corrente de fuga, a ICBO , corrente base-coletor com emissor em aberto, que ser suficiente para polarizar o transistor da sada, levando a mesma para o nvel zero. 1.9.1 Entrada em aberto: Quando deixamos uma entrada em aberto, teremos a respectiva juno base-emissor no polarizada. Isto tem o mesmo efeito de se colocar o nvel um lgico na entrada. Por isso, diz-se que uma entrada em aberto uma entrada em um. Na prtica, onde problemas de acoplamento de rudo de HF so bem conhecidos, sempre devemos garantir o nv el 1 ligando-o fisicamente a Vcc, i.e., no devemos confiar no expediente de deixar entradas em aberto, geralmente aparecero problemas. Para se aumentar o nmero de entradas do bloco NE, basta aumentar o nmero de emissores do transistor multiemissor de entrada. 1.9.2 Especificaes da Famlia TTL: 1.9.2.1 Sries 74/54 Simbologia Geralmente, observaremos nos CIs com tecnologia TTL um cdigo semelhante ao mostrado abaixo:

ZZ 74 AC KK XXX NT
onde ZZ geralmente o cdigo do fabricante (ex. SN da Texas Inst.). Os nmeros 74 e 54 dizem respeito Faixa de Temperatura de funcionamento. O cdigo 74, conhecido por verso comercial tem caractersticas de temperatura para Bipolar na faixa [0..70C] e na verso com compatibilidade CMOS na faixa [-40..85C]. O cdigo 54, conhecido por verso Militar te a faixa de utilizao de [ 55..125C]. As letras que aparecem aps o 74/54 especificam a sub-famlia: nenhum cdigo ou N para TTL Standard (TTL padro ou normal), L para Low Power , LS para Low Power Schottky (Baixa Potncia com Junes Schottky), S para Schottky (Junes Schottky), ALS para Advanced Low Power Schottky (Baixa Potncia/Junes Schottky-avanada), AS para Advanced Schottky (Junes Schottky -verso avanada), F para FASTTM (FAST (marca registrada)), e C para compatibilidade com CMOS. KK s nmeros identificadores especiais relacionados com o nmero de bits de barramento de CIs de interface. Os nmeros XXX especificam a funo do CI(ex. 00 tem quatro portas NE de duas entradas). NT identifica o tipo de encapsulamento. ex. N=300mil DIP Dual in Pine; NT 300 mil DIP para 24/28 pinos; D=150 mil SO; DW 300 mil SO 20/24/28 pinos; DL 300 mil SSOP (Shrink Small Outline Package) 48/56 pinos 300 mil cermico DIL. 1.9.2.2 Alimentao: A verso Comercial (74xx) tem tolerncia de 5% na alimentao [de 4,75 a 5,25V] e faixa de temperatura de trabalho entre 0 a 75C e a verso militar Militar (srie 54xx) uma tolerncia de 10% com faixa de temperatura de trabalho entre 55C a 125C. 1.9.2.3 Nveis de Entrada e Sada: VIH mnimo de 2V, ou seja, para V menor do IH que 2V o bloco pode Nvel 1 Nvel 1 no interpretar o valor 2,5V 2,0V de tenso de entrada como nvel 1.VIL mximo da ordem de Nvel Indeterminado Nvel Indeterminado 0,8V. VOH mnimo de 2,5V, ou seja, quando 0,8V um bloco apresentar 0,5V nvel 1 de sada, a Nvel 0 Nvel 0 tenso de sada mnima 0V 0V t t (pior caso) ser de 2,5V. Nveis de Sada Nveis de Entrada Pode-se notar que este valor compatvel com VIL mximo (veja abaixo), i.e., para os piores casos das sadas, a entrada ainda interpretar o nvel corretamente (pois os piores casos da sada esto dentro, com folga, dos nveis de interpretao da entrada).
V V

5V

5V

1.9.3 Sadas Padro:

Vcc Vcc

Pull-up Resistor Open Collector Totem Pole

1.9.4 A porta NE TTL Padro

Vcc Vcc Vcc

R1=4k

R2=1k6 X

R3=130

Q3 A Q1 B Q2 D S Q4 Q5 Enable R4=1k

Porta NAND TTL padro.

A presena de R3 no coletor de Q3 caracteriza o Active Pull-Up Resistor e o conjunto Q3 e Q4, com ou sem o diodo D ligado no coletor de T 4 (formando um elevador de potencial) caracteriza a sada Toten-Pole. Quando tivermos uma ou ambas as entradas A e B em nvel 0, analogamente ao circuito bsico, o transistor Q2 ir cortar, levando (por ausncia de corrente de base) Q 4 ao corte. O transistor Q3 estar com tendncia a conduzir, pois por R2 fluir uma corrente atravs de sua base. Nesse caso, aparecer na sada S um igual a +Vcc (nvel lgico 1). Quando ambas as entradas estiverem em aberto ou em nvel 1, por R1 fluir uma corrente (ICBO ) que ir saturar Q2 e consequentemente Q4. Devido elevao do potencial de base pelo diodo D, o transistor Q3 ser cortado e teremos, na sada, um baixo potencial, a tenso VCEsat de Q4, aproximadamente de 0,2V, equivalente ao nvel lgico zero. Desse modo, notamos

que o circuito se comporta como uma porta NE. 1.9.5 Coletor Aberto Deve ser ligado um resistor de pull-up externamente quando da utilizao do bloco. Essa configurao permite o controle externo da corrente de coletor, proporcionando inclusive o aumento do fan-out. Alm disso, permite a ligao conjunta de vrias sadas atravs de um nico resistor de coletor, formando uma ligao denominada E por conexo ou por fio. 1.9.6 Funo Enable, Tri -State / Estado de Alta Impedncia: Na figura de [Porta NAND TTL padro] a sada apresenta 3 estados de sada: o estado 0 (Q4 saturado e Q3 cortado), o estado 1 (Q4 cortado e Q3 saturado) e um terceiro estado de alta impedncia (Q4 e Q3 cortados), conhecido como terceiro estado. Diz-se que esta sada do tipo tri-state (3S). Se aplicarmos um nvel zero (0V) na entrada E (enable, entrada de abilitao), Q5 ser cortado e o circuito funcionar normalmente como uma porta NE. Se aplicarmos nvel 1(Vcc), o transistor Q5 saturar e o potencial no ponto X cair para um valor baixo, levando Q3 e Q4 para a situao de corte. O terminal de sada S, neste caso, estara praticamente desconectado do circuito e ocasionar o estado de alta impedncia. Na prtica, as aplicaes das sadas tri-state so muitas, principalmente em sistemas com micro-processadores, onde vrios circuitos integrados compartilham um mesmo conjunto de, formando o que se denomina barramento de dados (Data Bus). Nesta situao, enquanto um dispositivo utiliza os dados do barramento, todos os outros dispositivos ligados ao mesmo barramento permanecem em estado de alta impedncia. como funciona a memria de um computador. 1.9.7 Caractersticas Principais da Famlia TTL Bloco lgico bsico: porta NE Fan-out igual tpico de 10 para O consumo dessa famlia da ordem de 10mW por porta na verso mais comum. A imunidade ao rudo relativamente boa,em torno de 0,4 V. O tempo de atraso de propagao da ordem de 10 ns na verso mais comum. 8

1.9.8 Verses dos Circuitos TTL NAND TTL PADRO:

Vcc Vcc Vcc

R1=4k

R2=1k6

R3=130

Q3 A Q1 B Q2 D

74Lxx 74Hxx Diminuidas 74Sxx 74LSxx Diminuidas.

com D; R1=40k, R2=20k, R3=12k e R4=500k; sem D; Q4 - Transistor Darlington, Resistncias sem D: Transistores Schottky; com D: Transistores Schottky;

Resistncias

Q4 R4=1k

Alm dos blocos comuns (Standard), a famlia TTL possui outras verses de circuitos com a finalidade de atender a solicitaes de ordem prtica, nos parmetros relativos a velocidade e consumo. A seguir, mostramos um quadro comparativo com essas verses e respectivas identificaes: Verso Identificao da srie 54/ 74 54L /74L 54H /74H 54S / 74S 54LS / 74LS Tempo de atraso de propagao por porta 10 ns 33 ns 6 ns 3 ns 10 ns Consumo de potncia por porta 10 mW 1 mW 22 mW 20 mW 2 mW Observaes

Standard Low power High speed Schottky Low power Schottky

comum baixssimo consumo alta velocidade altssima velocidade baixssimo consumo

A verso Schottky utiliza em seus circuitos junes Schottky, onde se provoca o aparecimento de uma regio de depleo na juno entre um metal e um semicondutor. Esse elemento apresenta um tempo de comutao extremamente baixo e consequentemente uma alta velocidade de trabalho. A seguir, apresenta-se os circuitos internos das diversas sub-famlias TTL.
Vcc Vcc Vcc
Vcc Vcc Vcc

R1=4k

R2=1k6

R3=130

R1=40k

R2=20k

R3=500

Q3 A B Q1 Q2
A

Q3 Q1 B Q2 D

Q4 R4=1k
R4=12k

Q4

74XX

74LXX

Vcc Vcc Vcc R3=50 R1=2k8 R2=900 Q3' A B Q1 Q2 Q3'' A Q1 B Q4 R4'=500 250 R4'=470 4k Q4 Q2 Q3' Q3'' R1=2k8 R2=760 R3=50 Vcc Vcc Vcc

74SXX

74HXX

Exerccios: 1) Explique o fato de V sem c arga ser maior que V com carga (usar a carga padro para a famlia. Uma carga OL OL padro para uma famlia uma entrada tpica da mesma famlia). 2) Dada a tabela, determine: a) o Fan-out de cada sub familia; b) quantas entradas S a familia LS consegue excitar com garantia? c) quantas entradas LS a familia S consegue excitar com garantia?; d) quantas entradas LS a familia Standard (N) consegue excitar com garantia? e) quantas entradas L a familia H consegue excitar com garantia? e f) quantas entradas H a fa milia L consegue excitar com garantia? Valores mximos IOL mA IOH A 16 -400 3,6 -200 20 -500 20 -1000 8 -400 Valores quiescentes IIL mA IIH A -1,6 40 -0,18 10 -2 50 -2 50 -0,36 20

Sub-famlia N (Standard ) L H S LS

VIH V 2 2 2 2 2

VIL V 0,8 0,8 0,8 0,8 0,8

VOH V 2,4 2,4 2,4 2,7 2,7

VOL V 0,4 0,4 0,4 0,4 0,4

1.10 Famlia ECL (Emitter-Coupled Logic )

Vcc

A famlia ECL (Lgica de Emissores acoplados) utiliza nos circuitos o acoplamento direto entre emissores dos transistores.Esse fato faz com que os transistores no trabalhem Z2 A B Z1 Z2 na regio de saturao e traz como consequncia, um menor 0 0 0 1 tempo de resposta, ou seja, uma velocidade de trabalho alta. De Z1 0 1 1 0 A T3 T2 T1 1 0 1 0 fato, dentre as famlias lgicas aqui estudadas, a que permite I2 I1 1 1 1 0 a maior velocidade de comutao (1,55 ns). B Essa famlia apresenta um bloco lgico com duas sadas, a NOU e a OU, obtidas a partir do mesmo circuito. Ie O circuito ECL funciona de maneira anloga a um amplificador diferencial. Quando ambas as entradas estiverem -Ve em nvel zero, os transistores T3 e T2 estaro no limiar da regio de corte, portanto I ser pequena e por isso o potencial em Z2 ser alto. Se I2 tem um baixo valor, I1 ter um 2 valor alto de modo a satisfazer a condio Ie=I1+I2. Com isso o transistor T1 estar no limiar da saturao, impondo 10

assim, um potencial baixo em Z1. Quando pelo menos uma das entradas (A ou B) estiver com potencial alto (nvel 1), o seu respectivo transistor (T3 ou T2) estar no limiar da saturao e, com isso, I 2 ser elevada, logo o potencial de Z2 ser baixo. Se I2 elevada, I1 dever ser pequena de modo a manter a corrente Ie. Com isso o transistor T3 estar no limiar de corte, impondo assim um potencial alto em Z1. A transposio dessas situaes para uma tabela verdade pode ser vista na figura acima, onde se pode ver que a sada Z1 uma sada OU e a sada Z2 uma sada NOU. Aplicaes principais desta famili se encontram em computadores rpidos e satlites. Tem desvantagem de um alto consumo, fabricao complicada e baixa densidade de integrao. 1.10.1 Caractersticas da Famlia ECL r Os blocos lgicos principais so a porta OU (sada Z1) e a porta NOU (Z2). Uma das vantagens de ECL que possui um fan-out igual a 25. A potncia dissipada pelos blocos dessa famlia da ordem de 50 a 70 mW por bloco. Isso se d pelo fato de no trabalharmos na regio de corte e saturao e sim, na regio ativa. Apresenta uma boa imunidade a rudo. Como j foi dito, a grande vantagem da famlia ECL de possuir um tempo de atraso muito baixo , da ordem de poucos nanosegundos. Atualmente esta famlia responde numa velocidade de uns 600 MegaHz. 1.11 Famlia MOS (Metal -Oxide Semiconductor) A famlia MOS (Lgica de transistores MOS-FET) so circuitos formados a partir de transistores MOSFETs, transistores de efeito de campo, construdos a partir da tecnologia MOS (semicondutor de xido metlico). Ilustra -se abaixo estes transistores. 1.11.1 MOSFET Para o transistor MOS canal n (nMOS) enquanto V 0V o GS transistor est cortado. Quando a tenso VGS for de aproximadamente 1,5 D D V comea a formao de um canal condutivo entre o dreno e a fonte (source). Quanto maior o valor de V maior o canal de conduo e, GS portanto, menor a resistncia entre dreno e fonte. Trabalhando em n p G G condies de corte e saturao tem-se resistncias de corte de 10 G e de saturao de 1 k O transistor pMOS (MOSFet canal p) funciona de . S S maneira complementar de modo que podemos fazer o seguinte resumo. Nvel lgico zero no gate faz o pMOS conduzir e o nMOS cortar, enquanto que o nvel lgico um no gate faz o pMOS cortar e o nMOS conduzir. O transistor nMOS 2 vezes mais rpido que o pMOS (maior nvel de integrao) (**)

Canal n

Canal p

A tecnologia MOS apresenta como caracterstica uma maior densidade de integrao que os bipolares, de forma a conseguirmos um grande nmero de componentes dentro de um mesmo encapsulamento. Graas a esta caracterstica, tm grande aplicao em circuitos de memrias de grande capacidade e microprocessadores. Como vantagens desta famlia temos o baixo custo de fabricao; menor consumo (no utiliza resistores na fabricao de C.I.'s. Os transistores fazem o papel de resistores); menor espao ocupado (timo para C.I.'s com alta escala de integrao como memrias e microprocessadores). A principal desvantagem desta famlia sua menor velocidade de operao. 1.11.2 Porta Inversora (NOT) utilizando nMOS
+5V D Q1
n

+5V D Q1 G
n

+5V D Q1
n

G S D Q2
n

Vo

S D Q2
n

Vo

S D Q2 G Vin S
n

Vo
A G

S D Q3
n

G D

S Q3

G S

G S

Porta Inversora nMOS

Porta NE nMOS

Porta NOU nMOS

11

O gate do transistor Q1 colocado em +5 V o que lhe permite estar sempre conduzindo (no saturado) com um canal (D-S) um pouco mais estreito do que em situao de saturao. Este transistor faz a funo de um resistor de 100 k. Q2 o transistor de comutao, trabalhando em condio de corte (10 G) ou saturao (1 k). Se Vin for igual a 0V, Q2 estar cortado. Ter-s e- ento um divisor resistivo onde Q1=100 k e Q2 = 10 G. Portanto Vout +5V (nvel lgico um). Ao contrrio, se Vin = +5V, ento Q2 estar saturado. Ter-s e- agora um divisor resistivo onde Q1=100 k e Q2 = 1 k. Portanto Vout 0V (0,05), i.e., nvel lgico zero. 1.11.3 Porta NE (NAND) com nMOS Na figura da porta ne nMOS, Vout somente ser igual a (aproximadamente) 0V se Q2 e Q3 estiverem conduzindo, condio que s ocorre se A = B = +5 V. Portanto o circuito tem uma funo do tipo NE (No E ou NAND). 1.11.4 Porta NOU (NOR) com nMOS Vout somente ser igual (aproximadamente) 0V se pelo menos um dos transistores de comutao (Q2 "ou" Q3) estiverem conduzindo, condio que s ocorre se A ou B for igual a +5 V. Portanto uma funo do tipo NOR. 1.11.5 Caractersticas do nMOS: - Atraso de propagao tpico = 50 ns; - Margem de rudo maior que do TTL ( 1,5 V para tenso de alimentao de 5 V); - Fan-out de aproximadamente 50 (Zin alto aumenta o fan-out); - Complexidade menor que do TTL (s utiliza um tipo de componente no C.I.); - Sensibilidade esttica Como Zin elevado uma corrente provocada por uma carga esttica na entrada provoca Vin elevado que pode danificar o C.I. (Exige-se bancada de trabalho, operador e instrumentao aterrados, assim como exige materiais condutivos (**) para acondicion-los). 1.11.6 Logica Negativa
-Vdd D

Q1
n

A 0

B 0

Z1 0

Z2 1 0 0 0

A Q2
n

0 -Vdd -Vdd -Vdd 0 -Vdd -Vdd -Vdd -Vdd

B Q3

A figura acima representa uma porta com lgica negativa. Para fins de ilustrao, desenhou-se o circuito adotando uma outra simbologia, frequentementre encontrada na bibliografia tradicional. Neste circuito, quando pelo menos uma das entradas estiver com 0V, ou seja, nvel zero, teremos o respectivo MOSFET cortado, impondo assim uma tenso de sada igual a VDD, pois Q1 est sempre conduzindo. Quando ambas as entradas estiverem em VDD (nvel 1 na lgica negativa), teremos tanto Q1 como Q2 conduzindo, logo o potencial da sada ser zero. Notamos que a impedncia de entrada desse circuito elevada, pois a entrada feita atravs dos gates dos MOSFETs .Transpondo es ses valores para uma tabela verdade (mostrada na figura anterior), conclumos que o circuito funciona como uma porta NE com lgica negativa.

1.11.7 Caractersticas principais da Famlia MOS O bloco principal dessa famlia a porta NE. Fan-out igual a 20. Os blocos dessa famlia dissipam potncias extremamente baixas, levando-se em considerao o grande nmero de componentes dentro de um mesmo encapsulamento. Esses circuitos apresentam uma alta imunidade a rudo. A grande desvantagem dessa famlia o elevado tempo de atraso, que da ordem de 300ns, que como podemos notar, o maior entre todas as famlias vistas. 1.12 Famlia CMOS (Complementary MOS) A ltima famlia abordada aqui a famlia CMOS. Nesta famlia CMOS (MOS com simetria complementar) sempre haver um transistor pMOS trabalhando com um outro nMOS em simetria complementarTem seus circuitos construdos basicamente de pares de MOS canal n e MOS canal p. Suas configuraes bsicas permitem, como na famlia MOS, uma grande escala de integrao, com os blocos formados a partir dessa tcnica, consumindo a mais 12

baixa potncia de todas as famlias estudadas, sendo esta esta uma de suas mais importantes caractersticas. Outra caracterstica importante o seu grande Fan-out por se trata r de circuitos de alta impedncia de entrada . Quanto alimentao,essa famlia permite uma larga faixa de tenses que garante um bom funcionamento: desde 3V at 15V (srie 40XX) ou de 3V at 18V (srie 40XXB). Sua fabricao mais simples que a da famlia TTL. Tem uma menor densidade de integrao e so circuitos mais complexos se comparada tecnologia nMOS (**). tambm mais rpida que a tecnologia pMOS. Quanto as caractersticas de tenso das entradas e sadas, a familia CMOS tem um comportament o tal qual ilustrado na figura abaixo:
V V

Vdd Vdd-0,5V

Vdd
Nvel 1 Nvel 1

70%Vdd
Nvel Indeterminado Nvel Indeterminado

30%Vdd 0,5V
Nvel 0

0V

Nvel 0 t

0V
t

Nveis de Sada

Nveis de Entrada

Vejamos agora,o funcionamento dos blocos lgicos principais dessa famlia que so as portas NOU e as portas NE. 1.12.1 Porta Inversora (NOT) CMOS +Vdd S G
p

Vin

Q1 D Vo D
n

Nesta porta, Um Vin de zero volts faz com que Q2 corte e Q1 conduza e a sada ter Vdd-Vds (nvel lgico 1). Se na entrado tivermos Vdd, Q2 satura e Q1 corta e a sada ter Vds (nvel lgico zero). O circuito funciona ento como um circuito inversor.

Q2 S

Porta Inversora CMOS

1.12.2 Porta NOU (NOR) CMOS

+Vdd S G
p

M1

D S G
p

M2 D D
n

Quando ambas as entradas estiverem em zero, os MOS canal p M1 e M2, estaro conduzindo e os MOS canal n, M3 e M4, estaro cortados; isso far com que a tenso de sada assuma um valor igual a +VDD. Quando pelo menos uma das entradas (A ou B) estiver em +VDD (nvel 1), teremos o MOS canal n correspondente, M3 ou M4 conduzindo, fazendo com que na sada tenhamos uma tenso igual a zero. Deste modo, temos um circuito onde a resposta zero quando uma ou mais entradas tm nvel lgico um. O circuito portanto uma porta NOU.

Z M3 D

G S

M4

G S

13

1.12.3 Porta NE (NAND) CMOS

M2 G
p

S G

+Vdd S
p

M1 Z M3

D D
n

Quando pelo menos uma das entradas estiver em zero (A ou B), o respectivo MOS canal n, M3 ou M4, estar cortado e o respectivo MOS canal p, M1 ou M2, estar conduzindo, logo teremos na sada uma tenso igual a +VDD ( nvel 1). Quando ambas as entradas estiverem em +VDD, tanto M3 como M4 estaro conduzindo e M1 e M2 estaro cortados, logo, teremos na sada uma tenso igual a zero. Um circuito cuja resposta zero para ambas as entradas em 1 e zero para os outros casos um circuito NE. Transpondo essas situaes para uma tabela verdade,temos: A 0V 0V +VDD +VDD B 0V +VDD 0V +VDD S +VDD +VDD +VDD 0V

S D
n

M4

G S

Como sabemos, tanto a partir de portas NOU como a partir de portas NE, podemos esquematizar qualquer outro bloco. A isto chamamos de suficincia das portas NOU e NE, pois com qualquer uma delas, possvel construir qualquer dispositivo digital. 1.12.4 Caractersticas Principais da Famlia CMOS Blocos lgicos principais portas NOU e NE. Fan-out maior que 50. Potncia dissipada por bloco da ordem de 10 mW. Essa famlia possui uma alta imunidade a rudo (45% Vcc). A grande desvantagem dessa famlia o seu tempo de atraso que da ordem de 60 ns, sendo muito maior que das famlias que utlilizam como componentes o transistor bipolar, excetuando-se a famlia HTL. Essa famlia possui tambm problemas com o manuseio dos circuitos integrados que, devido eletricidade esttica, degrada as junes (embora este problema tenha sido minimizado quase a ponto de no ser mais um problema). Para contornar o problema, existe no mercado uma srie de dispositivos antiestticos, possibilitando um manuseio mais seguro e uma proteo maior ao circuito .Como j foi dito ,as famlias de circuitos lgicos possuem circuitos compatveis entre si, porm em alguns casos necessitamos conectar blocos de uma famlia com outros de uma outra famlia. Nesses casos, para atender tanto s especificaes de sada de uma famlia como s especificaes de entrada de uma outra, necessitamos utilizar circuitos chamados circuitos de interface . 5V 5V Os circuitos de interfaces mais +utilizados so os que permitem as CMOS TTL at um TTL conexes das famlias CMOS e TTL, fazendo 5V com que atravs desses 5V 1K 5V circuitos, essas famlias fiquem compatveis entre TTL CMOS at uns 100 CMOS si. Estas interfaces podem ser resumidas na figura abaixo. O 74CXX um 12V 5V 5V CI TTL com compatibilidade CMOS. CMOS TTL Suas caractersticas de correntes so: IILmax=1uA; IIHmax=1u A; Vdd IOLmax=10uA e IOHmax=5V 2K7 Vdd 10uA.
TTL CMOS

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As vrias sries ou sub-famlias CMOS esto ilustradas na tabela abaixo, onde se v suas principais caractersticas:

HC HCT AC ACT BCT ABT LVT

High Speed CMOS High Speed CMOS with TTL inputs Advanced CMOS Advanced CMOS com TTL inputs BiCMOS Technology Advanced BiCMOS Technology Low Voltage Technology

CMOS de Alta Velocidade CMOS de Alta Velocidade com entradas TTL CMOS de Alta Velocidade-verso avanada CMOS com entradas TTL-verso avanada Tecnologia BiCMOS (Bipolar/CMOS) Tecnologia BiCMOS Avanada Tecnologia de Baixa Tenso

1.13 Familia BiCMOS BiCMOS combina as vantagens das tecnologias Bipolar (Alta velocidade) e CMOS (Baixo Consumo). Esta tecnologia de alta performance tem uma maior facilidade de projeto (projeta-se de modo anlogo aos de baixa performance), uma vez que a minimizao dos problemas de rudo intrnseco, rudos de chaveamento e consumo em altas frequncias, juntamente com outras caractersticas desta tecnologia hbrida, reduz os esforos de projeto. Algumas dos vantagens desta tecnologia so: alta velocidade; consumo reduzido tanto em operao dinmica quanto esttica; Sadas bipolares que proveem 48-64 mA, necessrias para aplicaes avanadas em barramentos; Rudo de chaveamento menor; sada puramente bipolar com requisitos de corrente e rudos de acordo com as necessidades atuais; Os estgios de entrada e funcional utilizam principalmente tecnologia CMOS. O BiCMOS avanado (ABT) tem sua performance melhorada e ainda pode ser integrado a uma escala pouco menor que a metade da escala da BiCMOS normal. 1.14 Tendncia atual das Famlias O grfico seguinte representa as tendncias de migrao das famlias, bem como o volume de fabricao atual, seu status tecnolgico e suas tecnologias bsicas:
Volume Introduo Alta Performance Ascenso Maturidade Saturao Declnio

projeto avanado Produo em grande Preo estvel Fornecimento em em atividade volume declnio Novas Tecnologias Alto nvel de suporte Muitos fornecedores Novos projetos ainda No recomendado e fornecedores os usam para novos projetos Preos em ascenso AS/ALS FAST FACT ECL 300 CMOS FACT QS Bipolar VHC/VHCT LS FASTr S ABT LVQ LVX LVT LCX Tempo Tendncia de Migrao TTL (N) ECL HC/HCT 74C CD4K BiCMOS

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1.15 Aplicaes bsicas para as diversas famlias. BiCMOS ABT LVT CMOS LCX LVX LVQ AC ACQ ACT ACTQ VHC VHCT HC HCT 74C CD4K BIPOLA R FASTr FAST AS ALS LS S N (TTL) ECL Srie 300 BIPOLAR -COMPLEMENTARY M ETAL OXIDE SEMICONDUCTOR Alta velocidade, Altas correntes de sada, baixo rudo Alta velocidade e altas correntes de sada para aplicae s de 3,3 volts. COMPLEMENTARY M ETAL OXIDE SEMICONDUCTOR Alta velocidade possibilitando interoperacionalidade entre sistemas de 5 e 3,3V com sadas tolerantes a 5 V Translao de de nveis de tenso (5/3,3) Ideal para aplicaes exclusivamente de 3,3V. Propsitos gerais (verso militar disponvel com alta resistncia radiao) Especialmente projetada para aplicaes sensveis a rudos Idem AC Idem ACQ Est entrando em substituio HCMOS. Alm de ter baixa potncia, baixo rudo e baixa corrente de sada, mais veloz. Idem VHC Tende a sair do mercado. Substituda pelas VHC/VHCT, Velocidade moderada. No aconselhado para novos projetos. Idem HC Aplicao especfica para tenses altas (nvel CMOS) e altos ruidos. Altas voltagens e altos rudos. CMOS padro. T ECNOLOGIA BIPOLAR A mais rpida com tecnologia TTL. uma verso melhorada da FAST. Melhor razo velocidade/consumo dentre as famlias TTL-Schottky. Tecnolog ia TTL de alta velocidade e altas correntes de sada. Baixo rudo de sada e o menor consumo dentre as sub -famlias avanadas TTL. Familias bem conhecidas para as quais existir suporte por algum tempo ainda (conforme National C.). Idem LS, mas no recomendada para novos projetos. Idem LS, mas no recomendada para novos projetos. EMITHER COUPLED LOGIC Dentre as sub-famlias ECL a de mais fcil uso, menor consumo e melhor preo/performance. Substitui a sria 100.

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Famlia Sub-F. BiCMOS ABT LVT CMOS LCX LVX LVQ AC ACQ ACT ACTQ VHC VHCT HC HCT 74C CD4K BIPOLAR FASTr FAST AS ALS LS S N (TTL) ECL Srie 300--

Limiares VIL/VIH

Ruido 2 VOLP

--

---

VOLV

TS

-TD

delay TAP

Alim. VCC 10%

Ii IIL/IIH -5/5 -10/10 -5/5 -1/1 -1/1 -1/1 -1/1 -1/1 -1/1 -1/1 -1/1 -1/1 -1/1 -1/1 10pA -150/5 -1600/5 -1m/20 -100/20 -200/20 -400/50 -1,6m/40 0,5/240

Iomax IOL/IOH 64/ -32 64/ -32 24/ -24 4/-4 12/ -12 24/ -24 24/ -24 24/ -24 24/ -24 8/-8 8/-8 6/-6 6/-6 12/ -14 8/-1,25 64/ -15 64/ -15 64/ -15 24/ -15 24/ -15 64/ -15 40/ -0,25
-1,8V/50

Icc A 30000 12000 10 40 50 80 80 80 80 40 40 80 80 300 3 75 90 90 27 54 120 41 -65m

Veloc.3 Mhz 277,8 243,9 153,8 83,3 105,3 133,3 105,3 100 143 117,6 80 40 40 14,3 25 256,4 153,8 161,3 100 55,6 111,1 33,3 645

BIPOLAR -COMPLEMENTARY M ETAL OXIDE SEMICONDUCTOR 1,1/1,9 0,6 -1,0 1,6 1,4 6,0 5 1,4/1,7 0,3 -0,2 ---3,3 COMPLEMENTARY M ETAL OXIDE SEMICONDUCTOR 1,3/1,8 0,7 -0,7 2,9 2,4 8,0 3,3 ---4,8 3,7 12,3 3,3 1,6/1,7 0,3 -0,3 3,5 3,2 -3,3 2,2/3,0 1,6 -1,5 1,7 1,5 -3,3/5,0 2,3/2,9 0,9 -0,6 2,4 2,4 -3,3/5,0 0,45/2,1 1,6 -1,6 1,7 1,5 10,5 5,0 1,2/2,0 0,9 -0,5 2,5 2,4 10,0 5,0 2,1/2,8 0,7 -0,5 4,1 3,2 10,5 3,3/5,0 ------5,0 2,3/2,4 0,5 -0,3 3,6 4,1 38,0 2/4,5/6 1,3/1,4 0,5 -0,3 4,6 3,9 38,0 5,0 ------3,0-15 ------3,0-15 TECNOLOGIA BIPOLAR 0,6/2,2 0,8 -0,8 2,3 1,1 6,6 5 0,9/1,8 0,6 -0,3 2,1 1,8 8,0 5 0,5/1,9 0,8 -1,4 2,1 1,5 9,0 5 0,8/1,6 0,2 -0,5 2,3 2,3 20,0 5 ------5 ------5 ------5 EMITHER COUPLED LOGIC ------5,7/-4,2

2.-Ruido causado pelo chaveamento de outras sadas numa sada em repouso. V o valor em volts do pico mximo acima do OLP valor em tenso da sada em repouso. VOLV o valor correspondente abaixo.

IIL/IIH em microamperes IOL/IOH em mA

Icc em mA

T S - Tempo de subida (rise time) em ns. T D - Tempo de descida (Fall time) em ns. TAP - Tempo de Atraso de Propagao,em ns. 3.-Velocidade mxima para mxima tenso de alimentao especificada.

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