FLIP-FLOP.

Instituto Tecnolgico de Celaya Ingeniera en Sistemas Computacionales

Rebeca Maritza Gonzlez Padrn
rebeca_1086@hotmail.com

I.- INTRODUCCIN
Los Flip-Flop o Biestable, como tambin se le conoce, son circuitos secunciales constituidos por puertas lgicas capaces de almacenar un bit, que es la informacin binaria ms elemental. Existe una gran variedad de biestables, los cuales se clasifican en: Asncronos. Los cambios se producen en cualquier momento en que cambien las entradas. (RS y JK). Sncronos. Los cambios se producen en el momento en que lo ordene un reloj. A su vez los biestables sncronos pueden ser: 1. Disparados por nivel. Los cambios son efectivos cuando la entrada de disparo del biestable est a un nivel activo, durante todo el tiempo que dura el dicho nivel. (RS, JK y D). 2. Disparados por flanco. Los cambios se producen slo en los momentos de cambios del reloj (flancos, transiciones). (RS, JK, D y T). 3. Maestro / Esclavo (Master / Slave). (RS, JK, D y T). Y estos se utilizan en la electrnica en general para guardar datos temporizarlos hacer contadores invertir seales su logica esta muy relacionada con la de los plc de las industrias pero esto sola para las subrutinas ya que en realidad el programa en si y la lgica que se utiliza no se visualiza. Todos ellos operan con una seal peridica, denominada reloj.

Reloj .- Los cambios de estado ocurren solamente en determinados instantes de tiempo; esos instantes estn sincronizados con el reloj.

Fig.1. Seal peridica de reloj. En algunos casos se emplea el canto de subida del reloj para marcar los instantes de cambio; en otros, se emplea el canto de bajada. El canto que define el instante de tiempo es el evento sincronizante. En los flip-flops disparados por cantos, se requiere una determinada pendiente para el reloj; no importando el ancho. En general, el tiempo que la seal est en cero es mucho mayor que el intervalo en que el reloj est alto. Se define el ciclo de trabajo de la seal peridica de un reloj, como el porcentaje del tiempo que la seal est alta entre cantos de sincronizacin. Si la seal es cuadrada el ciclo de trabajo es igual al 50%. Para cambios con canto de bajada: Durante el tiempo que el reloj est en uno se habilitan las entradas hacia el interior del flip-flop. Y se requiere que las entradas no cambien durante cierto perodo previo y posterior al instante en que ocurren los cambios de las salidas.

NIVELES DE TENSION DE ENTRADA Y SALIDA:

Se suelen usar los siguientes smbolos lgicos:

Dada una determinada familia lgica con una alimentacin concreta, existirn una serie de valores de tensin para la entrada mediante los cuales sta podr discernir el valor de voltaje que por ella introduzca interpretndolo como nivel bajo, "0" lgico o nivel alto, "1" lgico. A la salida sucede igualmente, es decir, habr dos niveles de tensin que delimitarn el estado Alto o Bajo de ella.

Fig.2.-Flip-flop JK disparados por cantos.

Cualquier valor comprendido entre +2,5 y la alimentacin (=+5V) aplicada a la entrada de una puerta lgica, sta lo interpretar como un "1" lgico. Por lo que existe un valor mnimo para la tensin del estado alto que denominamos VIHmin. (El valor mximo para el nivel alto en la entrada coincide aproximadamente con la alimentacin). Para la salida, en 0: una puerta que responde con un nivel alto ("1" lgico) el valor de la tensin estar comprendido entre +3 y +5V. A la salida, una puerta que d una tensin, comprendida entre +1 y +3 V no funciona de manera correcta dado que puede entregar un valor a la entrada de la siguiente puerta, dentro de un rango prohibido. II.- CLASIFICACION

Las seales S y R son set y reset asincrnicos, y se vern despus, en el Captulo 14. El diagrama de la izquierda ilustra un flip-flop que opera con cantos de bajada del reloj, se utiliza un pequeo tringulo para mostrar que el flip-flop est sincronizado, o es disparado por cantos. Si es disparado por cantos de bajada, se dibuja un pequeo crculo en la base del tringulo. Cuando es sincronizado por un pulso (master slave), en lugar del tringulo se dibuja un pulso, como se muestra en la Figura 3.

Fig.3.-Flip-flop master slave. Flip-flop JK Se suele proveer dos salidas complementarias. Esto implica que internamente se almacenan dos bits; como se ver ms adelante, esto requiere tener dos variables de estado internas. Desde un punto de vista externo, slo basta especificar las secuencias de las entradas para tener transiciones del estado Q= 0, al estado Q = 1 y viceversa.

Es una mquina secuencial de Moore, en la cual, la salida es igual al estado.

En un lenguaje no formal, cuando se pasa de Q = 0 a Q = 1, se dice que se setea el flipflop; en caso contrario, se resetea. Diagrama de estados El JK queda definido, de manera formal, por un diagrama de estados:

La D proviene de Datos, ya que la principal funcin de este flip-flop, es capturar la informacin que est en el cable conectado a la entrada. Tambin la D se interpreta como Delay, ya que la salida est un pulso de reloj retrasada respecto a la entrada. Tiene solamente una entrada de datos (D), y una entrada de reloj (CLK). Las salidas Q Y Tambin se denomina " flip-flop de retardo ".Cualquiera que sea el dato en la entrada (D), ste aparece en la salida normal retardado un pulso de reloj. El dato se transfiere durante la transicin del nivel BAJO al ALTO del pulso del reloj.

Fig.3.-Diagrama de estados Flip-flop JK. El par de entradas asociada a cada transicin puede anotarse empleando notacin de bit superfluo ; es decir, su ocurrencia indica que esa posicin puede ser 0 1. Ejemplo de esto es el par: {01, 11} que se puede anotar: 1. Existen diferentes formas alternativas de representar la informacin anterior, cada una aporta la misma informacin desde un punto de vista diferente.

FLIP-FLOPS RS

Este es el flip - flop bsico, su smbolo es el siguiente:

Figura 4.- Smbolo lgico de un flip-flop SR

Flip-flop D

El flip-flop tiene dos entradas R (reset) y S (set), se encuentran a la izquierda del smbolo. Este flip-flop tiene activas las entradas en el nivel BAJO, lo cual se indica por los circulitos de las entradas R y S. Los flip-flop tienen dos salidas complementarias, que se denominan Q y 1, la salida Q es la salida normal y 1 = 0. El flip-flop RS se puede construir a partir de puertas lgicas. A continuacin mostraremos un flip-flop construido a partir de dos puertas NAND, y al lado veremos su tabla de verdad correspondiente. Observar la realimentacin caracterstica de una puerta NAND a la entrada de la otra. En la tabla de la verdad se define la operacin del flip-flop. Primero encontramos el estado "prohibido" en donde ambas salidas estn a 1, o nivel ALTO.

Fig.3.-Flip-flop D y si diagrama de estados.

Luego encontramos la condicin "set" del flip-flop. Aqu un nivel BAJO, o cero lgico, activa la entrada de set(S). Esta pone la salida normal Q al nivel alto, o 1. Seguidamente encontramos la condicin "reset". El nivel BAJO, o 0, activa la entrada de reset, borrando (o poniendo en reset) la salida normal Q. La cuarta lnea muestra la condicin de "inhabilitacin" o "mantenimiento", del flipflop RS. Las salidas permanecen como estaban antes de que existiese esta condicin, es decir, no hay cambio en las salidas de sus estados anteriores. Indicar la salida de set, significa poner la salida Q a 1, de igual forma, la condicin reset pone la salida Q a 0. La salida complementaria nos muestra lo opuesto. Estos flip-flop se pueden conseguir a travs de circuitos integrados.

En los flip-flops son necesarias entradas que permitan dejar al flip-flop en un estado determinado. Clear o reset deja la salida Q en cero; y preset deja la salida alta. En el caso de flip-flops de integracin en pequea escala estas seales suelen ser de naturaleza asincrnica (como se ver ms adelante); es decir, que se permite a estas entradas cambiar en cualquier instante, respecto del reloj. Como se ver estas seales permiten dejar a un sistema secuencial en un estado determinado. Sin embargo en diseos basados en dispositivos programables es preferible dejar a los flip-flops en un determinado estado en forma sincrnica.

III.-Comparaciones.
En la actualidad el flip-flop ms importante es el de tipo D, suele emplearse en registros para almacenar datos y es el flip-flop que se emplea en dispositivos lgicos programables (en su forma de disparo por cantos). Debido a que se puede implementar con un nmero reducido de interruptores CMOS, suele emplearse en circuitos integrados que requieran flip-flops. El flip-flop JK fue sumamente empleado en los inicios debido a que tiene conducta determinada cuando ambas entradas son unos (a diferencia del flip-flop SR). Es el flip-flop tpico de la familia TTL y de circuitos integrados en pequea escala (SSI), permite construir fcilmente flip-flops de tipo D y T. En la actualidad prcticamente no se usa. No est presente en las configuraciones internas de los dispositivos lgicos programables, pero en estos casos se lo puede construir en base a los flip-flops de tipo D, que stos poseen. El flip-flop de tipo T, prcticamente no est disponible como elemento; sin embargo puede ser fcilmente implementado en base a los existentes (tipo D o JK).

IV.- REFERENCIAS [1]www.flipflopshops.com [2]www.forosdeelectronica.com/tutoriales/fli p-flops.htm [3]www.unerg.edu.ve/index.php?option=com _docman&task...Similares