ESCUELA POLITECNICA NACIONAL

INGENIERIA ELECTRONICA Y TELECOMUNICACIONES

SISTEMAS DIGITALES

DISPOSITIVOS LOGICOS PROGRAMABLES (PLD)

MATRICES LOGICAS PROGRAMABLES (PAL)

BRUNO LEANDRO VELASCO RIVERA

GRUPO 2

QUITO ECUADOR

Introduccin El diseo de un sistema digital que permita resolver un determinado problema puede realizarse mediante dos aproximaciones diferentes: Mtodo Software Mtodo Hardware

Mtodo Software Se utiliza circuitos procesadores estndar, ya sean de uso general (microprocesadores) o de uso especfico (DSPs). Estos circuitos presentan una serie de funciones predefinidas, asociadas a un juego de instrucciones fijo. El diseador debe realizar el programa (secuencia de instrucciones) que debe ejecutar el procesador para realizar las funciones requeridas. La capacidad de los procesadores estndar para realizar sistemas complejos se ve imitado por: El proceso secuencial de las instrucciones. La arquitectura concreta del procesador utilizado.

Mtodo Hardware Se utilizan circuitos digitales estndar, ya sean de funcin fija o definible por el usuario. El diseador debe definir el sistema digital necesario para realizar las funciones requeridas. El sistema digital resultante debe implementarse mediante los circuitos elegidos. Existen tres aproximaciones: Circuitos estndar de funcin fija(mtodo clasico). Circuitos de aplicacin especifica(ASIC): Semimedia(semi-custom). Totalmente a medida (full-custom). Circuitos programables por el usuario (Logica Programble: PLDs y FPGAs).

DIPOSITIVOS LGICOS PROGRAMABLES Introduccin El Incremento de popularidad y de utilizacin de los dispositivos lgicos programables o PLDs est siguiendo un proceso solamente comparable al que hace algunos aos acompa a los microprocesadores. Los PLDs se utilizan en casi todos los nuevos equipos electrnicos de control, industriales, de consumo, de oficina, de comunicaciones, etc. Desde finales de la dcada de los sesenta, los equipos electrnicos digitales se han construido utilizando circuitos integrados de funcin lgica fija, realizados en pequea o mediana escala de integracin. Para las realizaciones muy complejas que exigiran un nmero elevado de circuitos integrados (CI) de funcin fija, se utilizan circuitos diseados a medida que slo sirven

para una aplicacin. Son los llamados CI especficos a una aplicacin o ASIC (Application Specific Integrated Circuit). Por regla general, los ASICs los producen los fabricantes de CI con las especificaciones proporcionadas por el usuario. Los equipos realizados con ASICs ocupan menos espacio, son ms fiables, consumen menos energa y en grandes series resultan ms baratos que los equipos equivalentes realizados con CI de funcin fija. Por otro lado, estos circuitos son muy difciles de copiar. Diferentes modalidades de ASICs son; los Circuitos a Medida (Full Custom), las Matrices de Puertas (Gate Arrays), las Clulas Normalizadas (Standard Cell) y los FPICs (Field Programmable Integrated Circuits); estos ltimos son circuitos programables por el usuario final. Clases de Dispositivos Lgicos Programables Circuitos integrados a medida Los Circuitos Integrados a Medida (Full Custom), se disean a peticin de un cliente para que resuelvan una determinada aplicacin. Conllevan un alto coste de desarrollo y su empleo slo se justifica para volmenes de produccin muy elevados. El tiempo necesario para la construccin de un CI a medida es considerable ya que puede oscilar de unos meses a unos aos. Matrices de puertas Las Matrices de puertas (Gate Arrays) son pequeos trozos de silicio pendientes de algn proceso de metalizacin que defina las conexiones entre un importante nmero de puertas o transistores que poseen en su interior. Las matrices de puertas proporcionan densidades superiores a las 100.000 puertas, con un aprovechamiento del 80 al 90 por 100 para los dispositivos pequeos y del 40 por 100 para los grandes. Los fabricantes de silicio ponen a disposicin de sus potenciales clientes abundante documentacin sobre estos Gate Arrays, con una serie de macros que pueden utilizar de forma inmediata y otras que pueden construirse ellos mismos. Los macros son agrupaciones de un nmero de clulas bsicas que realizan funciones comunes como; sumadores; puertas NOT, AND, NAND, NOR XOR, etc.; latches y flip-flops S-R, J-K, D; buffer; osciladores; registros, decodificadores, multiplexores, etc. Junto a esta documentacin, los fabricantes aportan un software que contabiliza el nmero de clulas bsicas utilizadas por todas las macros, sugiere el Gate Array adecuado para la aplicacin, calcula la potencia disipada por el Gate Array que alojar el diseo del cliente, proporciona informacin sobre los tiempos de propagacin de las seales y permite verificar el funcionamiento del circuito. Una vez superadas todas las etapas previas, el cliente enva la documentacin generada al fabricante para que ste ultime los procesos de metalizacin y fabrique un primer prototipo. El diseo con Gate Arrays puede durar semanas o meses. Requiere un volumen alto de circuitos para justificar sus costes. Clulas normalizadas Las clulas normalizadas (Standard Cell) son, en cierta forma, similares a las matrices de puertas. Su principal ventaja sobre ellas es que en lugar de trabajar con simples puertas o transistores, se dispone de colecciones de diferentes partes de circuitos que han sido depurados (puertas lgicas, circuitos MSI, RAM estticas, ficheros de registro, etctera). El usuario tiene que ensamblar estos circuitos, verificarlos y finalmente enviar documentacin al fabricante de silicio para el desarrollo del primer prototipo. A pesar del concepto de clula normalizada, los perodos y los costes de desarrollo son superiores a los de las matrices de puertas.

En las matrices de puertas slo hay que realizar la mscara final que define las conexiones entre las puertas, mientras que en las clulas normalizadas, hay que realizar mscaras para todos los procesos de produccin de los CI. Una vez ms, el volumen de fabricacin deber ser los suficientemente alto como para amortizar la inversin econmica realizada en el desarrollo. FPICs Los FPICs (Field Programmable Integrated Circuits): son chips programables por el usuario mediante programadores comerciales. El trmino FPIC tambin incluye a los CI no destinados a las aplicaciones lgicas. Son las memorias, los microcontroladores, los PLD (Programmable Logic Device), las FPGA (Field Programmable Gate Array) y los ASPLD (Aplication Specific Programmable Logic Devices). Los FPIC ofrecen soluciones de bajo coste, de tiempo de desarrollo corto y con menor riesgo que los circuitos a medida, las matrices de puertas y las clulas normalizadas. PLDs Los PLDs (Programmable Logic Devices) son pequeas ASICs configurables por el usuario capaces de realizar una determinada funcin lgica. La mayora de los PLD consisten en una matriz de puertas AND seguida de otra matriz de puertas OR. Mediante esta estructura, puede realizarse cualquier funcin como suma de trminos productos. Aunque las memorias PROM, EPROM y EEPROM son PLDs, muchas veces se las excluye de esta denominacin debido a que su contenido se define utilizando elementos de desarrollo propios de microprocesadores, tales como; ensambladores, emuladores y lenguajes de programacin de alto nivel. Otras veces, cuando estas memorias se usan para realizar una funcin lgica y no para guardar un programa de un microprocesador, se las incluye dentro del trmino PLD. ASPLDs Los ASPLDs (Application Specific Programmable Logic Devices) son PLDs diseados para realizar funciones especificas como, decodificadores de alta velocidad, secuenciadores, interfaces para buses particulares, perifricos programables para microprocesadores, etc. Partes del ASPLD son programables permitiendo la adaptacin del circuito a una aplicacin determinada, pero manteniendo su funcin bsica; as, por ejemplo, un decodificador lo personaliza el usuario, pero sigue siendo un decodificador. Estos circuitos estn muy optimizados para la funcin para la que han sido diseados. Los decodificadores slo tienen un trmino producto, carecen de puertas OR y resultan por consiguiente muy rpidos; por otro lado, los circuitos de interface para buses normalmente tienen un Fan-Out elevado. FPGAs Las FPGAs (Field Programmable Gate Arrays) contienen bloques lgicos relativamente independientes entre s, con una complejidad similar a un PLD de tamao medio. Estos bloques lgicos pueden interconectarse, mediante conexiones programables, para formar circuitos mayores. Existen FPGAs que utilizan pocos bloques grandes (Pluslogic, Altera y AMD) y otras que utilizan muchos bloques pequeos (Xilinx, AT&T, Plessey, Actel). A diferencia de los plds, no utilizan arquitectura de matriz de puertas AND seguida de la matriz de puertas OR y necesitan un proceso adicional de ruteado del que se encarga un software especializado. La primera FPGA la introdujo Xilinx en el ao 1985. La programacin de las FPGAs de Xilinx basadas en RAM esttica es diferente a la programacin de los PLDs. Cada vez que se aplica la tensin de alimentacin, se reprograma con la informacin que lee desde una PROM de

configuracin externa a la FPGA. Una FPGA basada en SRAM (RAM esttica) admite un nmero ilimitado de reprogramaciones sin necesidad de borrados previos. En general la complejidad de una FPGA es muy superior a la de un PLD. Los PLD tienen entre 100 y 2000 puertas, las FPGAs tienen desde 1200 a 20.000 puertas y la tendencia es hacia un rpido incremento en la densidad de puertas. El nmero de flip-flops de las FPGA generalmente supera al de los PLD. Sin embargo, la capacidad de la FPGA para realizar lgica con las entradas suele ser inferior a la de los PLD. Por ello: "los diseos que precisan lgica realizada con muchas patillas de entrada y con pocos flip-flops, pueden realizarse fcilmente en unos pocos PLDs, mientras que en los diseos en los que intervienen muchos registros y no se necesita generar combinaciones con un elevado nmero de entradas, las FPGAs pueden ser la solucin ptima". Caractersticas del diseo con PLDs Los PLDs estn situados en una zona intermedia entre los dispositivos a medida y la lgica de catlogo formada por los CI de funcin fija. Tienen casi todas las ventajas de los ASICs sin estar penalizados por un costo elevado para pequeas series. Adems el ciclo de diseo con PLDs es mucho ms rpido que los de las matrices de puertas o las clulas normalizadas. En determinadas aplicaciones, un PLD puede sustituir desde unos pocos hasta unas decenas de CI de funcin fija, mientras que los grandes ASICs pueden sustituir a cientos e incluso miles de CI. En ocasiones, los PLD se utilizan para realizar prototipos que posteriormente se llevarn a un ASIC ms complejo. El trabajo con PLDs proporciona: facilidad de diseo, prestaciones, fiabilidad, economa y seguridad. Facilidad de diseo Las herramientas de soporte al diseo con PLDs facilitan enormemente este proceso. Las hojas de codificacin que se utilizaban en 1975 han dejado paso a los ensambladores y compiladores de lgica programable (PALASM, AMAZE, ABEL, CUPL, OrCAD/PLD, etc.). Estas nuevas herramientas permiten expresar la lgica de los circuitos utilizando formas variadas de entrada tales como; ecuaciones, tablas de verdad, procedimientos para mquinas de estados, esquemas, etc. La simulacin digital posibilita la depuracin de los diseos antes de la programacin de los dispositivos. Todo el equipo de diseo se reduce a un software de bajo coste que corre en un PC, y a un programador. Prestaciones Los PLDs TTL que hay en el mercado tienen tiempos de conmutacin tan rpidos como los circuitos integrados de funcin fija ms veloces. Los PLDs ECL son todava ms rpidos. Sin embargo, el incremento de velocidad obtenido con los dispositivos CMOS, que ya han igualado o superado en prestaciones a los dispositivos TTL, est provocando el abandono de la tecnologa bipolar por parte de los fabricantes. En cuanto al consumo de potencia, los PLDs generalmente consumen menos que el conjunto de chips a los que reemplazan. Fiabilidad Cuanto ms complejo es un circuito, ms probabilidades hay de que alguna de sus partes falle. Puesto que los PLDs reducen el nmero de chips en los sistemas, la probabilidad de un fallo disminuye. Los circuitos impresos con menor densidad de CI son ms fciles de construir y ms fiables. Las fuentes de ruido tambin se reducen. Economa En este apartado, hay aspectos que resultan difciles de cuantificar. Por ejemplo, los costes de prdida de mercado por una introduccin tarda de un producto. Otros son ms claros, por

ejemplo, la reduccin del rea de las placas de circuito impreso obtenida gracias a que cada PLD sustituye a varios circuitos integrados de funcin fija. Muchas veces se consigue reducir el nmero de placas de circuito impreso economizndose en conectores. La reduccin de artculos en almacn tambin aporta ventajas econmicas. De la misma manera que para altos volmenes de produccin las memorias ROM resultan de menor coste que las EPROM, las HAL (Hard Array Logic) o PLDs programados por el fabricante proporcionan ahorros adicionales en grandes cantidades. Seguridad Los PLDs tienen fusibles de seguridad que impiden la lectura de los dispositivos programados, protegiendo los diseos frente a copias. Adems de los puntos mencionados, podemos aadir que los PLDs facilitan el ruteado de las placas de crculo impreso debido a la libertad de asignacin de patillas que proporcionan. Permiten realizar modificaciones posteriores del diseo y en ocasiones hacen posible la reutilizacin de circuitos impresos con algunos fallos, mediante una reasignacin de los PLDs. Arquitecturas de los dispositivos lgicos programables (PLDs). Existen en la actualidad infinidad de arquitecturas diferentes de PLDs y su nmero se incrementa da a da. Aunque resulta casi imposible hacer una referencia completa de todos los tipos de PLDs en el mercado, en este trabajo slo se presentarn algunas de las ms comunes y una amplia lista de las distintas PLDs que podemos encontrar en el mercado. Clases de PLDs. Ya que generalmente los PLDs disponen de muchas entradas y resultara muy complicado mostrarlas en un dibujo, se utiliza una representacin simplificada, segn la cual, para las puertas AND slo se dibuja una lnea de entrada llamada lnea producto. Esta lnea se cruza con dos lneas por cada entrada (entrada directa y entrada invertida), pudiendo existir un fusible en cada interseccin. Aunque slo se dibuja una lnea de entrada por cada puerta AND, en realidad esta puerta tiene tantas entradas como intersecciones de la lnea producto. Si en una interseccin hay una X, significa que el fusible est intacto; s no hay una X, el fusible esta fundido y no existe la conexin. En ocasiones, las puertas OR tambin se dibujan con una sola entrada. En el diagrama simplificado de la figura 3.1.1 aparece una matriz de puertas AND de seis entradas, cuyas salidas estn conectadas a una puerta OR. La interseccin de las lneas producto con las lneas de entrada forma una matriz de puertas AND programable de 6x3 fusibles. El circuito est programado para realizar la funcin OR -exclusiva entre las entradas A y B-. La puerta AND inferior est marcada con una X. Significa que todos sus fusibles estn intactos y que su salida es 0. Cuando se funden todos los fusibles de una lnea producto, la salida de la puerta AND asociada es 1.

Matrices Lgicas Programables (PAL (Programmable Array Logic)) Una matriz es un conjunto de elementos de cualquier naturaleza aunque, en general, suelen ser nmeros ordenados en filas y columnas. Se llama matriz de orden m n; a un conjunto rectangular de elementos a ij dispuestos en m filas y en n columnas. El orden de una matriz tambin se denomina dimensin o tamao, siendo m y n nmeros naturales. Los dispositivos lgicos programables incorporan una matriz lgica genrica, que puede programarse de forma que el dispositivo (circuito integrado) realice las funciones que se desee. Estructura de una matriz Normalmente la estructura programable principal consiste en una estructura combinacional, formada por una matriz de puertas AND, a cuyas entradas se conectan las entradas del dispositivo tanto de forma directa como negada. Segn el tipo de dispositivo del que dispongamos, esta primera matriz estar o no seguida de una segunda matriz formada en el caso ms general por puertas OR, de manera que pueda realizarse fcilmente una suma de productos. Las matrices programables estn formadas por fusibles, que el usuario puede eliminar o dejar intactos para generar la lgica deseada. Para simplificar la representacin de estas estructuras, las diferentes entradas de una puerta AND se representan con una sola lnea denominada lnea producto. En la figura 1a se representan cmo se sitan los fusibles y en la figura 1b la representacin grfica, donde se observa que un fusible intacto se representa con una 'X' y un fusible eliminado sin ningn smbolo especial en la unin correspondiente. Matriz AND La matriz AND est formada por una red de compuertas AND conectadas a travs de conductores y fusibles en cada punto de interseccin. Cada punto de interseccin entre una fila y una columna se denomina celda. La siguiente figura muestra un arreglo de compuertas no programado.

Arreglo AND No Programado. Cuando se requiere una conexin entre una fila y una columna, el fusible queda intacto y en caso de no requerirse la conexin, el fusible se abre en el proceso de programacin. Las siguientes figuras muestran un arreglo AND programado.

Matriz OR La matriz OR est formada por una red de compuertas OR conectadas a travs de conductores y fusibles en cada punto de interseccin. La siguiente figura muestra un arreglo de compuertas no programado.

Arreglo OR No Programado. Las siguientes figuras muestran un arreglo OR programado.

Propiedades: Slo existe matriz inversa de una matriz cuadrada si sta es regular. La matriz inversa de una matriz cuadrada, si existe, es nica. Entre matrices NO existe la operacin de divisin, la matriz inversa realiza funciones anlogas.

Operaciones con matrices Suma de matrices La suma de dos matrices A = (a ij )mn y B = (b ij )pq de la misma dimensin (equidimensionales) : m = p y n = q es otra matriz C = A+B = (c ij )mn = (a ij +b ij ) Es una ley de composicin interna con las siguientes propiedades: Asociativa A+(B+C) = (A+B)+C Conmutativa A+B = B+A Elemento neutro ( matriz cero 0 mn ) , 0+A = A+0 = A Elemento simtrico ( matriz opuesta -A ) , A + (-A) = (-A) + A = 0 Al conjunto de las matrices de dimensin mn cuyos elementos son nmeros reales lo vamos a representar por M mn y como hemos visto, por cumplir las propiedades anteriores, ( M, + ) es un grupo abeliano. Producto de un nmero real por una matriz Para multiplicar un escalar por una matriz se multiplica el escalar por todos los elementos de la matriz, obtenindose otra matriz del mismo orden. Es una ley de composicin externa con las siguientes propiedades: Producto de matrices Dadas dos matrices A = (a ij )mn y B = (b ij )pq donde n = p, es decir, el nmero de columnas de la primera matriz A es igual al nmero de filas de la matriz B , se define el producto AB de la siguiente forma : El elemento a que ocupa el lugar (i, j) en la matriz producto se obtiene sumando los productos de cada elemento de la fila i de la matriz A por el correspondiente de la columna j de la matriz B. MATRIZ INVERSA Se llama matriz inversa de una matriz cuadrada An y la representamos por A -1 , a la matriz que verifica la siguiente propiedad : A -1 A = AA -1 = I Aplicaciones Las matrices se utilizan en el clculo numrico, en la resolucin de sistemas de ecuaciones lineales, de las ecuaciones diferenciales y de las derivadas parciales. Adems de su utilidad para el estudio de sistemas de ecuaciones lineales, las matrices aparecen de forma natural en geometra, estadstica, economa, informtica, fsica, etc. La utilizacin de matrices constituye

actualmente una parte esencial donde los lenguajes de programacin, ya que la mayora de los datos se introducen en los ordenadores como tablas organizadas en filas y columnas : hojas de clculo, bases de datos. FPLA (Field Programmable Logic Array). Es un PLD en el que se pueden programar las uniones en ambas matrices (Figura 3.1.3). Son los dispositivos ms flexibles, pero resultan penalizados en tamao y en velocidad debido a los transistores adicionales en la matriz de puertas OR. Se utilizan fundamentalmente para construir mquinas de estados. Para otras aplicaciones, las PAL resultan ms efectivas. Las PAL y las FPLA son sistemas combinacionales incompletos porque teniendo n entradas, disponen de menos de 2n trminos producto.

PROM (Programmable Read Only Memory). Es un PLD en el que las uniones en la matriz de puertas AND es fija, siendo programables las uniones en la matriz de puertas OR (vase Figura 3.1.4). Una PROM es un sistema combinacional completo que permite realizar cualquier funcin lgica con las n variables de entrada, ya que dispone de 2n trminos productos. Estn muy bien adaptadas para aplicaciones tales como: tablas, generadores de caracteres, convertidores de cdigos, etc. Generalmente las PROM tienen menos entradas que las PAL y FPLA. Se pueden encontrar PROM con capacidades potencia de 2, que van desde las 32 hasta las 8192 palabras de 4, 8 o 16 bit de ancho.

Consumo de corriente en los PLDs. En la fabricacin de PLDs se utiliza tecnologa bipolar TTL o ECL y tecnologa CMOS. Los dispositivos bipolares son ms rpidos y consumen ms que los dispositivos CMOS. Actualmente los PLDs bipolares presentan retardos de propagacin inferiores a 7 nsg y los consumos tpicos rondan los 100-200 mA para un chip con 20-24 patillas. Mientras los PLDs bipolares slo pueden programarse una vez, la mayora de los PLDs CMOS son reprogramables y permiten una fcil verificacin por parte del usuario. A los PLDs CMOS borrables por radiacin ultravioleta se les denomina EPLD y a los borrables elctricamente se les conoce por EEPLD. Los EEPLD con encapsulados de plstico son ms baratos que los EPLD provistos de ventanas de cuarzo que obligan a utilizar encapsulados cermicos. Tambin existen las PALCE16V8Q (Quarter Power Icc = 55 mA) y las PALCE16V8Z (Zero Power) con un bajsimo consumo esttico de potencia. Acostumbrados a trabajar con dispositivos CMOS con un consumo prcticamente nulo a frecuencia cero, resulta sorprendente una PAL CMOS con un consumo de 90 mA a la mxima frecuencia de operacin (15 Mhz), pero que todava tendr un consumo apreciable a frecuencia cero. En la actualidad, solamente una pequea fraccin de los PLDs del mercado se anuncian como Zero Power.

La razn de estos consumos reside en que no existe una clula de memoria EPROM o EEPROM que sea verdaderamente CMOS. La mayora de los PLDs CMOS se construyen con un ncleo programable de transistores N-MOS, y solamente las entradas y las salidas del PLD utilizan drivers CMOS. La matriz de transistores NMOS precisa de una alimentacin continua (Figura 3.2.1), para poder responder con rapidez.

Para rebajar los consumos de la matriz de transistores NMOS se utilizan dos tcnicas. La primera de ellas consiste en dotar al PLD de una patilla o fusible de control de consumo de potencia (patilla o fusible Power Down), que quita la alimentacin a la matriz de transistores cuando el PLD se encuentra fuera de servicio, proporcionando un menor consumo de potencia. Tiene los inconvenientes de que la puesta en funcionamiento del PLD es ms lenta. La segunda tcnica (Figura 3.2.2) coloca en las entradas de los PLDs unos detectores de transicin de estado, que conectan la alimentacin a la matriz de transistores durante un breve instante de tiempo despus de que una entrada haya cambiado. Este tiempo deber permitir el cambio de las salidas y su almacenamiento en latches, tras lo cual se puede quitar de nuevo la alimentacin a la matriz de transistores. El detector de transicin de estado de las entradas se obtiene metiendo a las dos entradas de una puerta OR-exclusiva el estado de una patilla de entrada y el estado de esa misma patilla demorada un tiempo. El tiempo de demora de las patillas de entrada ser igual al tiempo durante el cual se mantendr la alimentacin a la matriz de transistores. Los detectores de transicin de las entradas y los latches de las salidas se mantienen constantemente alimentados. El consumo de corriente de los PLDs que utilizan esta segunda tcnica aumenta lgicamente si se incrementa la frecuencia de cambio de las entradas.

Cmo se catalogan los PLDs. Si consultamos las hojas de datos de una PALCE16V8H-20, encontramos claves que permiten extraer valiosa informacin del nombre del dispositivo. La informacin incluida en el nombre nos indica:

PAL CE

Programmable Array Logic. C-MOS Electrically Erasable.

16V8 16 Entradas a la matriz de puertas AND y ocho salidas. H 20 Half Power (lec = 90 mA). Tiempo de propagacin = 20 nsg.

Programable logic arrays (PLA's). Estructura bsica de un PLA Un PLA es un bloque funcional que se utiliza para implementar multifunciones booleanas. Existe una gran relacin entre su estructura interna y el conjunto de funciones que realiza. Descripcin de su estructura Un PLA est constituido bsicamente por dos submatrices o planos denominados plano AND y OR, respectivamente. Ambos planos estn separados entre s por una pequea zona divisoria denominada zona de conexin. Tanto el plano AND como el plano OR disponen, a su vez, de dos zonas externas denominadas buffers o separadores de entrada y de salida. Las seales de entrada del PLA ( seales invertidas( ) llegan a los buffers de entrada del plano AND y producen las ).

Ambos tipos de seales ( ) penetran verticalmente en el plano AND y generan los trminos producto pi. Estos ltimos discurren horizontalmente por ambos planos, atravesando previamente la zona de conexin, y producen finalmente las salidas del PLA mediante la realizacin de sumas lgicas entre los trminos producto anterior. Adems de las zonas mencionadas, existen otras dos regiones especiales. Una de ellas est situada a la izquierda del plano AND y la otra en la parte superior del plano OR. Estas regiones estn constituidas por transistores del "pull-up", que actan como resistencia de carga, a travs de los cuales se alimentan las lneas de los trminos producto y las lneas de salida del PLA respectivamente. En la siguiente ilustracin se muestra un esquema global de su estructura:

La realizacin fsica de un PLA se lleva a cabo mediante la conexin de cada una de las celdas que pertenecen a las regiones anteriores (buffers de entrada, plano AND, transistores de pullup del plano AND, conexin AND-OR, plano OR, transistores de pull-up del plano OR y buffers de salida). De todas estas celdas, slo las de los planos AND y OR estn relacionadas con las funciones lgicas que definen el circuito. El resto hace referencia a otros factores externos ajenos a la lgica propiamente dicha. En algunos casos, estos factores han de ser tenidos en cuenta si se quiere hacer una estimacin realista del rea final ocupada por el PLA. Esto ocurre, por ejemplo, cuando se aplican tcnicas de optimizacin en las que se modifica el nmero de entradas y/o salidas (tcnicas de particin). Representacin matricial Los PLA's sirven para representar multifunciones booleanas expresadas mediante dos niveles de puertas. Sea, pues, una multifuncin F formada por s funciones simples fi cada una de ellas dependiente de m variables distintas .

Supongamos tambin que es necesario desarrollar n productos lgicos distintos con las variables dependientes xi para expresar todas y cada una de las funciones fi mediante sumas de productos. Entonces, el PLA asociado a la multifuncin F, puede representarse por una matriz, C, formada por n filas y m+s columnas. Cada una de estas filas Ci se define del modo siguiente:

"j : 1..m (plano AND). Cij = 0 si xj est complementada en el trmino producto Ci. Cij = 1 si xj no est complementada en el trmino producto Ci. Cij = 2 si xj no aparece en el trmino producto Ci. "j : m + 1... m + s (plano OR). Cij = 3 si Ci no forma parte de la funcin Fj m Cij = 4 si Ci forma parte de la funcin Fj m De la definicin anterior se deduce que todos los 2's de la matriz C representan elementos vacos en las m primeras columnas pertenecientes al plano AND o submatriz de entradas. Igualmente ocurre con los 3's en las columnas restantes del plano OR o submatriz de salidas. Por elemento vaco se entiende aquella posicin del PLA en la que no existen conexiones.

As, por ejemplo la multifuncin , se representa mediante la matriz de cobertura de la figura 4.3.1.

X1 X2 X3 X4 X5 X6 F1 F2 F3 2 2 1 0 1 2 2 0 2 2 2 2 0 2 2 2 2 2 2 1 2 2 2 2 2 2 2 1 2 2 1 2 0 2 2 1 4 3 4 3 3 3 3 4 3 4 3 4 3 3 3 3 4 3

Figura 4.3.1: Matriz de cobertura.

En muchos casos conviene utilizar otra representacin matricial ms simple del PLA denominada matriz de personalidad. Esta nueva matriz se define a partir de la matriz de cobertura del modo siguiente:

" J: = 1...m Bij = 1 si Cij = 0 1. Bij = 0 si Cij = 2.

"j := m + 1... m + s Bij = 1 si Cij = 4. Bij = 0 si Cij = 3.

Es decir, un 1 en la j-sima columna e i-sima fila del plano AND indica que la columna j es un factor del trmino producto i, mientras que un 1 en la j-sima columna e i-sima fila del plano OR indica que el trmino producto i es un trmino de la salida j-m. La figura 4.3.2 corresponde a la matriz de personalidad asociada a la matriz de cobertura de la figura 4.3.1.

X1 0 0 1 1 1 0

X2 0 1 0 0 0 0

X3 1 0 0 0 0 0

X4 0 1 0 0 0 0

X5 0 0 0 1 0 0

X6 1 0 1 0 0 1

F1 1 0 1 0 0 0

F2 0 1 0 1 0 1

F3 0 0 0 0 1 0

Figura .4.3.2. Matriz de personalidad.

La representacin de un PLA mediante su matriz de personalidad respectiva nos ayudar a resolver los problemas planteados en la optimizacin lgica y topolgica de PLA's. PLAs. La estructura de los PLAs se muetra en la figura A.1.1, y un ejemplo especfico se encuentra en la figura A.1.2, encontrandose las arquitecturas PLA listadas en la tabla A.1. La estructura de los secuenciadores se encuentran en la figura A.1.3, las arquitecturas de los secuenciadores estan listadas en la tabla A.2. .

Estructura de los dispositivos PAL. General Los dispositivos PAL son PLAs con o sin array OR, pero un conjunto de puertas OR que suman grupos de productos. La estructura de los dispositivos PALs combinacionales se muestra en la figura A.2.1.1. Los dispositivos combinacionales de 20 pins estan listados en la Tabla A.3, y los de 25 pins estan listados en la Tabla A.4.

Los decodificadores, o los Field Programmable Gate Arrays (FPGAS) son PALs como los PLDs combinacionales, que generalmente no tienen array OR; por lo que los productos son tomados directamente hacia las salidas. Estos son particularmente tiles para la decodificacion de direcciones, cuyas arquitecturas estn listadas en la Tabla A.5.

Las PALs registradas tienen registros de salida alimentados desde el array logico como el dispositivo mostrado en la Figura A.2.1.1.1 Las Tablas A.6 y A.7 listan las arquitecturas. Todos estos dispositivos tienen un reloj externo comn, siendo estos apropiados para diseos sncronos.

Clulas de salida programables y arquitecturas genricas

Para servir al mayor nmero posible de aplicaciones, se requiere un gran nmero de arquitecturas PAL. Para acabar con este problema, han sido concebidas las PALs con arquitectura genrica. Aqu hay dispositivos con clulas de salida, o macro clulas, de configuracion varible. Cada uno de los dispositivos genricos es capaz de emular un nmero de dispositivos de arquitectura fija en suma para ser adaptables en una nica arquitectura. El primer PAL genrico fue el 22V10. Siendo capaz de generar seales de reloj registradas que internamente incrementan la flexibilidad de un dispositivo PAL registrado, permitiendo su uso en sistemas con varios relojes, y para su uso tambin en circuitos sin reloj. Encontrndose este tipo de PALs en la Tabla A.8. PLDs DE ARRAY MULTINIVEL Estos son dispositivos con la estructura de la Figura 3.27. Las arquitecturas disponibles son: PLHS501, PLHS502: `Programmable Macro Logic' que son dispositivos basados en un array NAND. 78C800: Un dispositivo borrable basado en un array NOR. AGA-1K16, AGA-1K16P4: RAM-based `Alterable Gate Arrays' basados en una array NAND. Otros tipos DE PLDs. Debido a la constante evolucin de los PLDs, aunque intentemos catalogarlos, hoy en da existen una gran cantidad de PLDs con estructuras diferentes a las consideradas en este trabajo, por lo que aunque por mucho que nos esforcemos en obtener una lista ms o menos reciente, siempre habrn algunos modelos que no se muestren aqu. PLDs Microprogramados: 29CPL141, 29CPL142, 29CPL144, 29CPL151, 29CPL152, 29CPL154 14R21 'PROSE' EPS444, EPS448 -SAM' Bus Interface PLDS: 5CBIC, 85C960. EPBI400'Buster'. PLX448, PLX464. MCA1200, EPB2001, EPB2002 (for Micro Channel). VME3000 (for VME bus) PLD for parallel controllers: - 7C361 PLDs with Matrix or Partitioned Arrays: XC2064, XC2018, XC3020, XC3030, XC3042, XC3064, XC3090 (Logic Cell Arrays). ACT1 (gate array structured with universal combinational celis). ERA60100 (gate array structured with 2-input NAND cells) EPM5016, EPM5024, EPM5032, EPM5064, EPM5127, EPM5128 ('MAX') PA7024, PA7028, PA7040, PA7068 ('PEEL Arrays') CAL1024 (Algatronix configurable array).

Bibliografa:
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Circuitos Electrnicos Digitales II, Elas Muoz Merino,Editorial Pueblo y Educacin, 1980. https://www.itescam.edu.mx/principal/sylabus/fpdb/recursos/r65034.PDF http://www.virtual.unal.edu.co/cursos/sedes/manizales/4060027/CURSO/leccion_3/1 0.htm Microelectronics, Jacob Millman, 1979. http://www.ecured.cu/index.php/Matrices_L%C3%B3gicas_programables#Propiedade s http://www.dte.uvigo.es/logica_programable/documentos/curso_disenho_digital_con _CDCs/Introduccion_a_la_logica_programable.pdf Electrnica Digital. Julio Daz Calvo. Editorial Pueblo y Educacin, 1989. http://html.rincondelvago.com/dispositivos-logicos-programables_1.html