CAPTULO 10 - HDP-HIERARQUIA DIGITAL PLESICRONA - HDS-HIERARQUIA DIGITAL SNCRONA

10.1. HDP - Hierarquia Digital Plesicrona Da mesma forma como sistemas FDM so arranjados em grupos primrio e secundrio (arranjo de 5 primrios) torna-se necessrio definir uma hierarquia digital de preferncia padronizada internacionalmente [Feg91]. A HDP em uso no Brasil teve sua origem baseada na hierarquia adotada pela CEPT (Confrence Europenne des Administrations des Portes et Tlcommunications) com taxas 2.048 kbits/s, 8.448 kbits/s, 34.368 kbits/s e 139.264 kbits/s. Os dois sistemas primrios padronizados pelo CCITT so os de 2,048 Mbits/s, 32 canais para a lei A e 1,544 Mbits/s, 24 canais para a lei . Baseadas nestes dois sistemas tem-se os de ordem superior padronizados na HDP, pelo CCITT: Sistema primrio 2 ordem 3 ordem 4 ordem taxa (kbits/s) 2.048 8.448 34.368 139.264 n canais vocais 30 120 480 1.920 taxa (kbits/s) 1.544 6.312 44.736 274.176 n canais vocais 24 96 672 4.032

(Para os sistemas de 3 ordem 32.064 kbits/s uma alternativa para 44.736 kbits/s. Todas as demais taxas so aceitas internacionalmente exceo de 274.176 kbits/s). Vamos descrever, superficialmente, a norma aceita para a gerao de sistemas de 2 ordem, na lei A. Quando os 4 sistemas primrios, que geraro o de 2 ordem, so controlados pelo mesmo relgio so denominados de sncronos. Como h uma relao fixa de fases entre os sistemas primrios, a combinao dos sistemas pode ser efetuada como se indica na figura 10.1.
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Escrita a 2048 kbits/s PCM1 PCM2 PCM3 PCM4

Inibio de leitura

Leitura a 2112 kbits/s CH 1 CH 2 CH 3 CH 4 Cdigo de Trama CT 8,448 MUX Sncrono Mbits/s

Memria Elstica

2112 kbits/s

2048 kbits/s

Figura 10.1 Combinao dos sistemas primrios para gerao do secundrio Como a combinao simples de 4 canais taxa de 2.048 kbits/s leva taxa de 8.192 kbits/s, necessrio 1 bit adicional a cada 32 para recheio (stuffing) e controle para se atingir a taxa de 8.448 kbits/s. Uma possibilidade (didtica apenas) seria: 8CT/256I/8D1/256I/8D2/256I/8D3/256I/8D4/256I/8D5/4SD/252I onde: CT I Di SD : bits de cdigo de quadro : bits de informao : bits de controle de stuffing com i=1,2,..,5 : locao dos stuffing bits

Para sistemas sncronos a informao ocupa as locaes denominadas de I e SD. Os bits alocados em CT so utilizados para cdigo de quadro (alinhamento) e os em Di podem ser utilizados para alarme e superviso. Evidentemente nem sempre os 4 sistemas primrios a serem combinados so sncronos. Os relgios dos 4 sistemas podem ser derivados de fontes diferentes, porm estaro restritos dentro de intervalos finitos. Diz2

se nesse caso que os sinais so plesicronos. O formato acima, denominado de "recheio positivo-negativo", fornece uma forma de transmisso para este caso. Suponhamos ento que a taxa de escrita em uma das memrias decresa lentamente. Isto significa que menos informao escrita do que lida. Este fato compensado lendo-se a memria em todos os tempos alocados exceto os assinalados por SD. Evidentemente o receptor deve ser comunicado de que SD no contm informao e deve ser ignorado. Este fato transmitido ao receptor pelos bits D1 D4. O processo denomina-se de "recheio positivo" pois efetivamente um bit extra colocado na locao SD. Suponhamos agora que a taxa de escrita em uma das memrias aumente lentamente. Isto significa mais informao escrita do que lida. Este fato compensado lendo-se a memria em todos os tempos alocados I, SD e adicionalmente em D5. O receptor avisado deste fato pelos bits D1 D4. O processo denomina-se de "recheio negativo". O formato mencionado, "recheio positivo-negativo", tem a vantagem de se adaptar para todas as situaes possveis, inclusive o sincronismo. A desvantagem que o sistema descrito relativamente complexo. Um outro formato com complexidade hardware menor o abaixo descrito (recomendao CCITT): 12CT/200I/4D1/208I/4D2/208I/4D3/4SD/204I O cdigo de quadro de 10 bits (1111010000) e os dois bits restantes (de CT) so usados para controle. Em cada quadro (de 848 bits) 820 bits so de informao, 12 de controle de stuffing e 4 de stuffing bits. Desta forma pode-se ter 820 824 bits de informao por quadro e isto informado pelos bits de controle de stuffing. Verifica-se que no perodo de

um quadro: 848 (8.448 10 3 ) 1 = 100,379s , nominalmente ter-se-iam (com a tolerncia nominal de 50 ppm na taxa de 2.048 kbits/s dos sinais formantes) 205 ou 206 bits por enlace de entrada. Desta forma em SD ter-se ou no informao, donde o nome de "justificao positiva" para o processo. O frame rate neste caso de: 8.448 10 3 / 848 = 9,96KHz . O critrio para a perda (a recuperao) de sincronismo considera 4 (3) cdigos de quadro consecutivos recebidos com erro (acerto), respectivamente. O padro CCITT para sistemas de 3 ordem (34.368 kbits/s 20 ppm) o abaixo representado:
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12CT/372I/4D1/380I/4D2/380I/4D3/4SD/376I onde ento tem-se 1536 bits por quadro e com um frame rate de 22,37 kHz. J para sistemas de 4 ordem (139264 kbits/s 15 ppm) o padro CCITT o abaixo representado: 16CT/472I/4D1/484I/4D2/484I/4D3/484I/4D4/484I/4D5/4SD/480I com 2.928 bits por quadro e um frame rate de 47,56 kHz. 10.2. HDS - Hierarquia Digital Sncrona A padronizao da HDS comeou em 1985 nos EUA. com o nome de SONET (Synchronous Optical Network). O interesse pela multiplexao sncrona crescia na Europa e, em 1988, o CCITT comeou a estabelecer um padro mundial para a HDS. Essa necessidade surgiu em funo de haver um ambiente com trfegos diferenciados sendo transportados por diferentes localidades na rede, taxas incompatveis e sem padronizao de equipamentos. Atravs do processo de multiplexao convencional, para se acessar um determinado canal ou um diferente nvel hierrquico, necessrio realizar o processo inverso at se obter o nvel de informao desejado. Perde-se com isso, a possibilidade de se acessar a informao de uma forma mais direta. Alm disso, os requisitos do que deve ser transmitido e seu destino na rede podem variar nos diferentes nveis da hierarquia. Isto significa que as Operadoras de Telecomunicaes devem ter a flexibilidade de rearranjar as conexes de trfego a diversos nveis, de forma a otimizar o meio de transmisso. Com a HDP isso no era possvel de forma dinmica, porm, com a HDS torna-se perfeitamente vivel. No caso da HDS, os sinais de todos os nveis da hierarquia existente so alocados em um quadro taxa de 155,52 Mbits/s denominado STM-1 (Synchronous Transport Module Level-1). Dessa forma, o quadro se torna flexvel o suficiente para permitir o transporte de diferentes estruturas de multiplexao existentes, alm de prover um volume maior de informaes sobre gerncia de redes, facilitando a operao e manuteno dos sistemas. A tabela a seguir mostra as taxas existentes no CCITT e na ANSI (SONET). (ANSI) NVEL OC-1 OC-3 OC-9 TAXA Mbits/s 51,840 155,520 466,560 (CCITT) NVEL ---------STM-1 -------4

OC-12 OC-18 OC-24 OC-36 OC-48

622,080 933,120 1.244,160 1.866,240 2.488,320 Nveis hierrquicos HDS

STM-4 -------------------------STM-16

O CCIR posteriormente padronizou o nvel STM-RR (Synchronous Transport Module for Radio-Relay) que possui taxa e quadro compatveis com o OC-1. 10.2.1. Estrutura de Multiplexao Conforme mencionado, no Brasil, a hierarquia de multiplexao adotada segue o padro europeu com tributrios a nvel de 2 Mbits/s, 34 Mbits/s e 140 Mbits/s. Devido a esse fato, pode-se restringir a estrutura de multiplexao proposta pelo CCITT de forma a contemplar as taxas de transmisso usuais, chegando-se estrutura mostrada na figura 10.2.

STMN

xN AUG

x1

AU-4

VC-4 x3

C-4

139,264 Mbits/s

LEGENDA
Mapeamento Multiplexao Alinhamento/ Processamento de ponteiro TUG-3

x1

TU -3

VC-3 C-3 x3 TU-12 VC-12 C-12 34,368 Mbits/s 2,048 Mbits/s

x7

TUG-2

Figura 10.2 Particularizao da estrutura proposta pelo CCITT e CCIR para a rede brasileira Com essa estrutura, observa-se que a maior eficincia em termos de recursos disponveis na HDS obtida atravs do mapeamento de 2 Mbits/s em VC-12 (Virtual Container-12). Consegue-se com isso, a transmisso de 63 canais de 2 Mbits/s em um sinal de linha de 155 Mbits/s, alm de viabilizar-se a alocao dinmica desses canais dependendo das
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necessidades da rede. Ainda para o sinal de 2.048 kbits/s, existe o mapeamento sncrono a nvel de byte, onde se torna possvel a visibilidade direta de cada um dos canais de 64 kbits/s do sinal de linha, permitindo uma alocao dinmica. O mapeamento de 140 Mbits/s em VC-4 permite a transmisso de 64 tributrios de 2 Mbits/s (totalizando 1.920 canais de 64 kbits/s), porm neste caso, como o acesso HDS atravs de um tributrio a 140 Mbits/s, s possvel ter a visibilidade desse tributrio dentro da rede, e no mais de tributrios a 2 Mbits/s. J o mapeamento de 34 Mbits/s em VC-3 apresenta uma baixa eficincia em termos de transmisso de canais em um STM-N (por exemplo, 1.440 canais de 2,048 Mbits/s em um STM-1) e, por isso, deve ser evitado, a menos da utilizao na estrutura de multiplexao a 51 Mbits/s. A estrutura de multiplexao para a formao de um quadro taxa de 51 Mbits (STM-RR) pode ser desejvel, em algumas configuraes de rede, seja para a transmisso de sinais via rdio digital sncrono, satlite ou por fibra ptica. Nesse caso, os tipos de mapeamentos aplicveis so 2 Mbits/s em VC-12 e 34 Mbits/s em VC-3, formando o quadro STM-RR. Dessa forma , a estrutura de multiplexao se resume mostrada na figura 10.3.
34,368 Mbits/s

STMRR

AU-3

VC-3 x7

C-3

LEGENDA
Mapeamento Multiplexao Alinhamento/ Processamento de ponteiro

x3 TUG-2

TU-12

VC-12

C-12

2,048 Mbits/s

Figura 10.3 Particularizao da estrutura proposta pelo CCITT e CCIR para a rede brasileira As estruturas das figuras 10.2 e 10.3 so, portanto, particularizaes das propostas pelo CCITT e CCIR, contemplando as taxas comumente utilizadas na rede brasileira. A eventual incompatibilidade das estruturas de multiplexao
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51/155 Mbits/s pode ser resolvida, descendo-se a nvel de VC-12 at 2 Mbits/s, e remontando-se o quadro a 155 Mbits. 10.2.2. Estrutura de Quadro do STM-1 A estrutura bsica da HDS denominada Mdulo de Transporte Sncrono Nvel-1 (STM-1). O STM-1 possui uma estrutura de quadro bem definida que se repete a cada 125 s uma taxa de 155,520 Mbits/s. Esse mdulo define o primeiro nvel da hierarquia. As taxas de bit dos nveis superiores, denominados STM-N, so mltiplos inteiros da taxa de bit do primeiro nvel. Atualmente esto padronizados pelo CCITT, conforme j salientado, trs mdulos de transporte, a saber: STM-1, STM-4 e STM-16. A estrutura de quadro do STM-1 representada na Figura 10.4 e consiste de 9 linhas de 270 bytes, lidos da esquerda para a direita e de cima para baixo num perodo de 125s. O quadro possui trs reas principais: - rea de Superviso (Section Overhead-SOH) - rea do Ponteiro - rea da Carga til : 72 bytes : 9 bytes : 2.349 bytes

A rea de Superviso, por sua vez, subdividida ainda em: - rea de Superviso da Seo de Regenerao (Regenerator Section Overhead-RSOH) - rea de Superviso da Seo de Multiplexao (Multiplexing Section Overhead-MSOH) Para um detalhamento destes campos recomendamos a referncia [Sex91].

1 3 4 5 9

Carga de Superviso 9 bytes RSOH

270 colunas 261 bytes

9 linhas

Ponteiro MSOH

Carga til

125 s

Figura 10.4 Estrutura de quadro do STM-1

PROBLEMAS PROPOSTOS
1) Para sistemas PCM de 3 ordem, o CCITT (Comit Consultatif International Tlgraphique et Tlphonique), atual ITU (International Telecommunications Union), recomenda a estrutura abaixo representada: 12CT/372I/4D1/380I/4D2/380I/4D3/4SD/376I onde: CT I Di SD : bits alocados para o cdigo de trama (sincronismo de quadro); : bits de informao dos 4 PCMs de ordem inferior; : bits de controle de stuffing; : bits de recheio (Stuffing Digits).

Verifique que o sistema proposto acomoda as possveis variaes de freqncia dos 4 PCMs plesicronos de ordem inferior, cuja taxa nominal e tolerncia so de 8,448 Mbits/s30ppm, e da taxa nominal e tolerncia da sada, que de 34,368 Mbits/s20ppm. Qual o frame rate neste caso (taxa de repetio de quadro) e qual a interpretao fsica deste parmetro? 2) Repita o problema anterior para a estrutura de 4 ordem abaixo representada: 16CT/472I/4D1/484I/4D2/484I/4D3/484I/4D4/484I/4D5/4SD/480I
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onde agora a taxa nominal e tolerncia dos formantes so de 34,368 Mbits/s20ppm; e a taxa nominal e tolerncia da sada de 139,264 Mbits/s15ppm. 3) Na Hierarquia Digital Sncrona (SDH) a estrutura de primeira ordem (STM-1) acomoda 63 enlaces PCM bsicos de 2,048 Mbits/s, de forma transparente, com uma taxa de transmisso de 155,52 Mbits/s. J o STM-4 construdo a partir da multiplexao de 4 destes levando uma taxa de 622,08 Mbits/s. Este sistema (STM-4) mantm a transparncia? Explique. 4) Para PCMs de 2 ordem a tolerncia permitida na taxa de transmisso de 30 ppm. A estrutura proposta, conforme recomendao do CCITT, atende a 4 sistemas de 1 ordem com que tolerncia mnima? (isto : nominalmente as "50 ppm" poderiam desviar-se at que valor?) 5) Na Hierarquia Digital Sncrona (SDH) a estrutura de primeira ordem (STM-1) pode acomodar 63 enlaces PCM bsicos de 2,048 Mbits/s, de forma transparente, com uma taxa de transmisso final de 155,52 Mbits/s. Pode, por outro lado, acomodar tambm sistemas PCM plesicronos de 34,368 Mbits/s e de 139,264 Mbits/s, de forma combinada ou isolada. Liste estas vrias alternativas e verifique qual delas a mais eficiente, em termos de canais transmitidos. Aponte as vantagens, e desvantagens, de cada alternativa.