Sistemas de memoria

Conceptos bsicos

Jerarqua de memoria

Memoria cach Memoria principal Memoria virtual

Transparencias de clase en campusvirtual.udc.es

Estructura de computadores 2

Memoria principal
Antiguamente: Matriz de pequeos anillos ferromagnticos Hoy en da: Tecnologa de semiconductores

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Memorias semiconductoras de acceso aleatorio

RAM (Random Access Memory): Lectura y escritura de datos rpida

RAM esttica: almacenamiento de los valores binarios mediante biestables RAM dinmica: almacenamiento a travs de celdas que conservan la caga como condensadores:

Requieren circuitera de refresco Celda ms simple => ms densidad y ms barata Utilizada para tamaos grandes => coste jo de circuitera se compensa con el menor coste de las celdas Ms lentas que las estticas Estructura de computadores 2

Memorias semiconductoras de acceso aleatorio

ROM (Read Only Memory):

Aplicaciones: Microprogramacin, subrutinas de biblioteca para funciones de uso frecuente, programas del sistemas, tablas de funciones Inconveniente principal: Costes jos de fabricacin, relativamente grande

PROM (ROM Programable): Alternativa ms barata para aquellos casos en que el nmero de chips necesario es bajo.

Proceso de escritura: elctricamente y en un proceso posterior al de fabricacin (suministrador o cliente) Mayor exibilidad y comodidad Estructura de computadores 2

Memorias semiconductoras de acceso aleatorio

Memorias de sobre todo lectura: tiles para aplicaciones en las que las lecturas son ms frecuentes que las escrituras pero se requiere almacenamiento no voltil

EPROM (Erasable programmable read-only memor): Ms caras que una PROM pero podemos actualizar su contenido mltiples veces. Hay que borrar todo su contenido anterior. (EEPROM (Electrically EPROM):

Puedes escribirse (un byte) en cualquier momento sin borrar su contenido anterior No voltil y actualizable in situ Ms caras y menos densas que las EPROM, Escritura ms lenta que la lectura

Memoria ash (Alta velocidad de programacin)

Mayor densidad que las EEPROM, del orden de las EPROM Borrado mucho ms rpido que las EPROM

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Resumen: tecnologas
Tipo de memoria Memoria de acceso aleatorio (RAM) Memoria de solo lectura (ROM) ROM programable (PROM) PROM borrable (EPROM) Memoria FLASH PROM borrable elctricamente (EEPROM) Memorias de sobre todo lectura Clase Memoria de lectura/ escritura Memorias de solo lectura Borrado Elctricamente por bytes Mecanismos de escritura Elctricamente Mediante mscaras No posible Volatilidad Voltil

Luz ultravioleta, chip completo Elctricamente por bloques Elctricamente por bytes Elctricamente

No-voltil

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Organizacin

La celda de memoria es el elemento bsico de la memoria semiconductora Normalmente tiene 3 terminales:

Terminal de seleccin: selecciona la celda para la operacion de lectura o escritura Terminal de control: Tipo de operacin Tercer terminal: Introduccin de la seal que ja el estado a 0 o 1 (en una escritura) o por el que se lee el estado (en una lectura)
Control Control

Seleccin

Celda

Entrada de datos

Seleccin

Celda

Deteccin

Escritura

Lectura
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Lgica del chip de memoria

Un chip contiene una matriz de celdas de memoria Tamaos tpicos encapsulados en un chip: 4M-bits, 16M-bits Aspecto fundamental del diseo: nmero de bits de datos que pueden ser leidos/escritos a la vez Dos vertientes:

Disposicin fsica de las celdas coincide con la disposicin lgica (la que percibe el procesador) de las palabras.La matriz se organiza en W palabras de B bits cada una. Estructura de un-bit-por-chip: Los datos se leen o escriben por bits Estructura de computadores 2

Lgica del chip de memoria

Se escriben o leen 4 bits a la vez Cuatro lneas (Ds) para E/S a/desde un buffer de datos
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Lgica del chip de memoria

Para leer/escribir una palabra de datos en el bus, deben conectarse varias DRAMs como esta al controlador de memoria
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Lgica del chip de memoria

Matriz de memoria estructura en 4 submatrices cuadradas de 2048x2048 elementos

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Lgica del chip de memoria

Matriz de memoria estructura en 4 submatrices cuadradas de 2048x2048 elementos

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Lgica del chip de memoria

Lneas de direcciones (As): suministran la direccin de la palabra a seleccionar.

Nmero de lneas requeridas -> log2 W (22 lneas 211=2048) Estructura de computadores 2

Lgica del chip de memoria

Multiplexado de lneas de direccin (A0-A10) => Ahorro de nmero de pines.

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Lgica del chip de memoria

Primero se proporciona la direccin de la la y despus la direccin de la columna de la matriz Estructura de computadores 2

Lgica del chip de memoria

La seleccin se realizan mediante 2 seales: RAS -> Row Address Selection CAS -> Column Address Selection

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Lgica del chip de memoria

Circuitera de refresco: se inhabilita el chip mientras se refrescan todas las celdas

El contador de refresco recorre todos los valores de la La salida del contador se conecta al decodicador de las y se activa la lnea RAS

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Encapsulado de los chips: EPROM DE 8 BITS

Estructura de una palabra-por-chip

1M palabras -> 20 pines (210=1M), A0-A19 8 lneas de lectura, D0-D7 Lnea de alimentacin, Vcc. Terminal de tierra, Vss Pin de habilitacin de chip CE (chip enable): ante la posibilidad de varios chips de memoria todos conectados al mismo bus de direcciones, CE indica si la direccin es vlida o no para el chip Tensin de programacin (operaciones de Escritura), Vpp

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Encapsulado de los chips: DRAM de 16 Mbit

Terminales de datos de E/S WE (write enable) -> operacin de escritura OE (output enable) -> operacin de lectura

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Organizacin en mdulos: memoria de 256 Kbytes

Si un chip de RAM contiene 1 bit por palabra -> se necesitan al menos un nmero de chips igual al nmero de bits por palabra Funciona cuando el tamao de memoria es igual al nmero de bits por chip (512*512=256K*8=256KB)

En caso contrario necesitamos un array de chips

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Organizacin en mdulos: memoria de 1Mbyte

Cuatro columnas (grupos) de chips donde cada columna tiene una diposicin como la de la gura anterior 1M palabras -> 20 lneas de direcciones

18 bits (menos signicativos) -> conectados a los 32 mdulos 2 bits (ms signicativos) -> seleccin de habilitacin de chip a una de las 4 columnas de mdulos

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Memorias entrelazadas

Idea: dividir la memoria en mdulos independientes Objetivo: acceso simultneo a varias palabras en diferentes mdulos Denominacin: tnica de entrelazamiento Condicin de eciencia: las referencias a memoria se distribuyen equitativamente entre los mdulos. La clave es la distribucin Situacin ideal: El ancho de banda de acceso a memoria se multiplica por el nmero de mdulos
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Esquemas de entrelazamiento

Entrelazamiento de orden superior Entrelazamiento de orden inferior Memoria total = N = 2n palabras Nmero de mdulos = M = 2m

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Entr. de orden superior (consecutivo)

Direccin fsica: n bits Al i-simo mdulo le corresponden las direcciones consecutivas i2n-m hasta (i+1)2n-m-1 Los m bits ms signicativos identican el mdulo y el resto un desplazamiento dentro del mdulo

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Entr. de orden inferior (cclico)

Al i-simo mdulo le corresponden las direcciones de la forma k*M+i con k=0,1,2,...2n-m-1 (Espaciamiento M entre ellas Los m bits menos signicativos identican el mdulo y el resto un desplazamiento dentro del mdulo

0 12 3 4 5 6 7

0 1 2 3 45 6 7

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Entrelazamiento: Conicto de memoria

Con cualquier de ambos esquemas se pueden obtener M palabras en paralelo por cada acceso a memoria Conicto de memoria: Varias direcciones requieren simultneamente el acceso a mismo mdulo Los conictos de memoria son mayores en orden superior debido a la secuencialidad

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Entrelazamiento: Conicto de memoria

En sistemas multiprocesador es a veces mejor el entrelazamiento de orden superior cuando las tareas con disjuntas o interaccionan poco en tre s (lo cual no siempre es cierto) Se suele utilizar el entrelazamiento de orden inferior Ventajas del superior:

Expandibilidad Fiabilidad: un fallo se restringe a un rea localizada del espacio de direcciones Estructura de computadores 2

Diseo de un esquema de orden inferior

Soluciones:

Con latches a la salida Con latches a la entrada

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Orden inferior. Latches a la salida

En cada acceso son leidas M palabras consecutivas: k-M+i i=0,1,,M-1 Se almacenan en latches y son transferidas a un MUX Las palabras son leidas en el siguiente ciclo. Mecanismo de anticipacin En el mejor caso el tiempo de acceso se reduce en M Es ideal para accesos a memoria secuenciales Baja su eciencia en programas no secuenciales (saltos) Para solucionar este problema se pueden disear sistemas con latches a la entrada

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Orden inferior. Latches a la salida

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Orden inferior. Latches a la entrada

Cada mdulo puede usar una direccin relativa particular Necesita un controlador de memoria para procesar las peticiones una a una, secuencialmente Si una peticin encuentra el latch ocupado por otra previa, es retardado

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Orden inferior. Latches a la entrada

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