Apuntes SD1

INGENIERA ELECTRNICA.
SISTEMAS DIGITALES I
INSTITUTO TECNOLGICO DE CELAYA

INSTITUTO TECNOLGICO DE MRIDA SISTEMAS DIGITALES I
I.- INTRODUCCION 1.1.- Sistemas Numricos 1.1.1 Sistemas Numricos 1.1.2 Conversin de Sistemas Numricos 1.1.3 Complementos 1.1.4 Operaciones Binarias 1.2.- lgebra Booleana 1.2.1 Multiplicacin Lgica 1.2.2 Suma Lgica 1.2.3 Negacin 1.2.4 Axiomas de Boole 1.2.5 Tablas de Verdad 1.2.6 Simplificacin de Funciones Booleanas 1.2.6.1 Por Teoremas y Axiomas 1.2.6.2 Por Mapas de Karnaugh 1.2.6.3 Quine McClusquey Method II.- CIRCUITOS COMBINACIONALES 2.1 Circuitos Combinacionales 2.2 Compuertas Lgicas 2.3 1/2 Y Sumador Completo 2.4 1/2 Y Restador Completo 2.5 Sumador Binario de 4 Bits 2.6 Sumador BCD 2.7 Detector de Paridad 2.8 Familias Lgicas 2.8.1 Clasificacin 2.8.2 Caractersticas 2.8.3 Circuitos Tpicos 2.9 Tipos de Lgica 2.9.1 Positiva 2.9.2 Negativa 2.9.3 Mixta 2.10 Circuitos de Tres Estados 2.11 Cdigos 2.12 Decodificador Binario a Binario Exceso 3 (Diseo) 2.13 Decodificador Binario a BCD (Diseo)
Ing. Anselmo Ramrez Gonzlez mcfs y vuo 1
2.14 Decodificador BCD a 7 Segmentos (Diseo) 2.15 Decodificador Binario a Decimal (Diseo) 2.16 Decodificador Binario a Gray (Diseo) 2.17 Decodificador Binario a Hexadecimal (Diseo) 2.18 Multiplexores 2.19 Demultiplexores 2.20 Comparador de Magnitud (Diseo)
III.- CIRCUITOS SECUENCIALES 3.1 Flip-Flop's 3.2 Tablas de Funcin 3.3 Tablas Comparativas de Estados 3.4 Cartas de Tiempo 3.5 Circuito Cronizador 3.6 Generador de Pulsos TTL 3.7 Contador Asncrono 3.7.1 Ascendente 3.7.2 Descendente 3.8 Contador Sncrono 3.8.1 Funcionamiento 3.8.2 Diseo 3.9 Contadores Integrados 3.9.1 Comprensin 3.9.2 Aplicaciones 3.10 Registros de Corrimiento IV MEMORIAS V PLDs VI CONVERTIDORES
OBJETIVO Al trmino del curso, el estudiante ser capaz de comprender, disear, implementar y dar mantenimiento a Circuitos Electrnicos Combinacionales y Secuenciales.
Ing. Anselmo Ramrez Gonzlez mcfs y vuo
BIBLIOGRAFIA 1.- DIGITAL CIRCUITS AND LOGIC DESIGN Lee Samuel C.; Prentice Hall 2.- Anlisis y Diseo de Circuitos Lgicos Digitales Nagle Troy H. ; Prentice Hall 3.- LOGICA DIGITAL Y DISEO DE COMPUTADORAS Morris Mano; Prentice Hall 4.- DISEO DE SISTEMAS DIGITALES Y MICROPROCESADORES Hayes John P. ; Mc. Graw Hill 5.- THE TTL DATABOOK FOR DESIGN ENGINEERS Texas Instruments Incorporated 6.- PRINCIPIOS DIGITALES Thokein ; Serie Schaum, Mc. Graw Hill 7.- SISTEMAS ELECTRONICOS DIGITALES Mandado Enrique; Marcombo 8.- INTRODUCCION A LA TECNOLOGIA DIGITAL Porat & Barna; Limusa 9.- DISEO DIGITAL Principios y Prcticas John F. Wakerly; Prentice Hall 10.- FUNDAMENTOS DE SISTEMAS DIGITALES Floyd T. L. ; Prentice Hall 11.- Electronic Work-Bench (Interactive Image Technologies LTD) 12.- PSpice (MicroSim Corporation) 13.- PAGINA: http://www.itc.mx/academias/electronica/anselmo/anselmo.html
Anselmo Ramrez Gonzlez Ing. Ind. en Electrnica I.T. de San Luis Potos
LISTA DE MATERIAL 1 CIRCUITOS INTEGRADOS SN7400N (COMPUERTAS NAND DE 2 ENTRADAS) 1 " " SN7402N ( " NOR DE 2 ENTRADAS) 1 " " SN7404N ( " NOT) 5 " " SN7408N ( " AND DE 2 ENTRADAS) 5 " " SN7432N ( " OR DE 2 ENTRADAS) 4 " " SN7448N (DECODIFICADOR BCD A 7 SEGMENTOS) 2 " " SN7476N (FLIP-FLOP J-K CON CLEAR) 2 " " SN7483N o 283 (SUMADOR BINARIO DE 4 Bit's) 1 " " SN7485N (COMPARADOR DE MAGNITUD 4 Bits) 1 " " SN7486N (COMPUERTA OR-EX DE 2 ENTRADAS) 4 " " SN74153N (MULTIPLEXOR 4-1) 2 " " SN74190N (CONTADOR BCD) 2 " " SN74192N (CONTADOR BCD CON CLEAR) 1 " " SN74194N (REGISTRO DE CORRIMIENTO) 1 " " SN74193N (CONTADOR BINARIO DE 4 BIT'S) 1 SN74181N (UNIDAD LOGICA ARITMETICA) 2 " " NE555 (CRONIZADOR) 2 DISPLAY DE 2 DIGITOS C/U (CATODO COMUN) Color de los Alambres Telefnicos 3 TABLILLA PROJEC-BOARD B&H MODELO GL-12 15 LED'S Rojo VCC 12 RESISTENCIAS DE 220 , 1/2 W. Negro GND 1 RESISTENCIA DE 1 K, 1/2 W. Rojo-Azul "1" uno lgico 1 PRESET DE 100 K Gris "0" cero lgico 1 CAPACITOR ELECTROLITICO DE 10 F, 16 V. Blanco A variable (LSB) 1 CAPACITOR ELECTROLITICO DE 1 F, 16 V. Blanco-AzulA' negacin de A 1 PINZAS DE PUNTA Azul B variable 1 PINZAS DE CORTE Azul-Negro B' negacin de B Naranja C Variable 1 Porta-Pilas, tres de 1.5 V; tamao 2A
Naranja-Negro C' negacin d C Amarillo D variable (MSB) Amarillo- Azul D' Negacin D
OBJETIVO Al trmino del curso, el estudiante ser capaz de comprender, disear, implementar y dar mantenimiento a Circuitos Electrnicos Combinacionales y Secuenciales.
PRACTICAS I.- COMPUERTAS LOGICAS Practica 1.- Compuertas Lgicas usando Circuitos Integrados. II.- SUMADORES Practica 2.- Medio y Sumador Completo. Practica 3.- Medio y Restador Completo. Practica 4.- Cuadrado de X Practica 5.- Sumador en BCD. Practica 6.- A+B de 2 bits Practica 7.- A-B de 2 bits con signo Practica 8.- Comparador de magnitud de 2 bits III.- DECODIFICADORES Practica 9.- Decodificador Binario a Binario Exceso 3. Practica 10- Decodificador Binario a BCD. Practica 11 Decodificador BCD a 7 segmentos. Practica 12 Decodificador BCD a 7 segmentos utilizando CI IV.- MULTIPLEXORES. Practica 13.- Multiplexor 4-1 usando Compuertas Lgicas. Practica 14.- Multiplexor 4-1 con Circuito Integrado. Practica 15.- ALU V.-CONTADORES. Practica 16.- Flip-Flop y Circuito Cronizador. Practica 17.- Contador Asncrono Up/Douwn con Flip-Flop's. Practica 18.- Contador sncrono utilizando Flip-Flop's. Practica 19.- Contador de cuatro secuencias Practica 20.- Contadores con Circuitos Integrados. Practica 21.- Cronmetro
LISTA DE EQUIPO:
1 Fuente de alimentacin 5V, 2A 1 Punta lgica de prueba 1 Multmetro
Por Equipo de Trabajo (20)
Programador de PLD c/software Terminal PC Analizador Lgico
5 Para el Lab. de Digitales
1 Software Cupl para programacin de PLD 1 Software Electronics WorkBench 1 Software Pspice
Licencias para RED
I . INTRODUCCION. El concepto de computador digital s remonta a Charles Babbage, quien desarrolla un basto dispositivo de computacin mecnico hacia 1830. El primer computador digital funcional fue construido en 1944 en la Universidad de Harvard, pero en lo electromecnico, no electrnico. La Electrnica Digital moderna comenz en 1946 con un computador digital electrnico llamado ENIAC, que fue fabricado con vlvulas de vaco. Aunque ocupaba una habitacin entera, ENIAC no tenia ni siquiera la potencia que puede tener hoy en da una calculadora de bolsillo. l termino Digital se deriva de la forma en que los computadores realizan las operaciones: contando dgitos. Durante muchos aos, las aplicaciones de electrnica digital se limitaron a sistema de computador. Hoy en da, la tecnologa digital tiene aplicacin en una amplia variedad de reas de los computadores. Estas aplicaciones, como son los sistemas telefnicos, de radar, sistemas de navegacin , sistemas militares, instrumentacin medica, control de procesos industriales y electrnica de consumo, usan todos ellos tcnicas digitales. La tecnologa digital ha progresado desde los circuitos de vlvulas de vaco hasta los circuitos integrados y los microprocesadores.
1.1 SISTEMAS NUMERICOS. 1.1.1 SISTEMAS NUMERICOS. El sistema de numeracin binario y los cdigos digitales son fundamentales para la electrnica digital. Este tema esta enfocado principalmente al sistema de numeracin binario y sus relaciones con otros sistemas de numeracin tales como el decimal, hexadecimal y Octal. Se cubren las operaciones aritmticas con nmeros binarios con el fin de proporcionar una base para entender como trabajan los computadores y muchos otros tipos de sistemas digitales. Tambin cubren cdigos digitales tales como el cdigo decimal binario (Binary Coded Decimal, BCD), el cdigo Gray, el cdigo de exceso-3 y el ASCII, y se introduce el mtodo de paridad para la detencin de errores en el cdigo. Binario Octal Decimal Hexadecimal base 2 base 8 base 10 base 16 (0, 1); 10102 (0, 1, 2, 3, 4, 5, 6, 7); 7418 (0, 1, 2, 3, 4, 5, 6, 7, 8, 9); 1999 (0, 1, 2, 3, 4, 5, 6, 7, 8, 9, A, B, C, D, E, F); BEBEH
NOTACION POSICIONAL
N = ( an-1 an-2 ... a1 a0 . a-1 a-2 ... a-m)r . r n m an-1 a-m Punto que separa enteros de fracciones Base Nmero de dgitos enteros a la izquierda del punto Nmero de dgitos fraccionarios Dgito ms significativo (MSD) Dgito menos significativo (LSD)
NOTACION POLINOMIAL.
N=
i=m
a r
i
n 1
ai Dgito entero i cuando n 1 i 0 ai Dgito fraccionario i cuando 1 i m
CONVERSIONES DE SISTEMA DECIMAL A BINARIO, HEXADECIMAL.
10 10102 Por divisin sucesiva: 10 0 5 1 2 0 1 1 16F.0DH ________10 13*16-2+15*160+6*161+1*162= 367.05078
10.5 1010.102 10 5 2 1 0 1 0 1
0.5*2 = 1.0 0*2 = 0.0
1.1.2 CONVERSIONES DE SISTEMAS NUMERICOS:
10102 ____________10 0*20 + 1*21 + 0*22 + 1*23 = 10
EJERCICIOS: 1. Convertir a decimal los siguientes nmeros binarios: (a) 11 (b) 100 (c) 111 (d) 1000 (e) 1001 (f) 1100 (g) 1011 (h) 1111 2. Convertir a decimal los siguientes nmeros binarios: (a) 110011.11 (b) 101010.01 (c) 1000001.111 (d) 1111000.101 (e) 1011100.10101 (f) 1110001.0001 (g) 1011010.1010 (h) 1111111.11111 3. Convertir a binario cada uno de los nmeros decimales: (a) 10 (b) 17 (c) 24 (d) 48 (e) 61 (f) 93 (g) 125 (h) 186 4. Convertir en binario cada uno de los nmeros fraccionarios indicados: (a) 0.32 (b) 0.246 (c) 0.0981 5. Convertir a binario cada uno de los nmeros decimales indicados utilizando la divisin sucesiva por 2: (a) 15 (b) 21 (c) 28 (d) 34 (e) 40 (f) 59 (g) 65 (h) 73 6. Convertir a binario cada uno de los nmeros decimales fraccionarios indicados utilizando la multiplicacin sucesiva por 2. (a) 0.98 (b) 0.347 (c) 0.9028 7. Generar la secuencia binaria para las secuencias decimales: (a) de 0 a 7 (b) de 8 a 15 (c) de 16 a 31 (d) de 32 a 63 (e) de 64 a 75 8. Convertir a decimal los siguientes nmeros binarios: (a) 1110 (b) 1010 (c) 11100 (d)10000 (e)10101 (f) 11101 (g) 10111 (h) 11111
7218 ____________10 1*80 + 2*81 + 7*82 = 465
3A1H ____________10 1*160 + 10*161 + 3*162 = 929
43215 ____________10 1*50 + 2*51 + 3*52 + 4*53 = 586
32134 ____________10 3*40 + 1*41 + 2*42 + 3*43 = 231
721.5_____________10 5*8-1+1*80+2*81+7*82 = 465.625
1010.12___________10 1*2-1+0*20+1*21+0*22+1*23 = 10.5
2BB.AH__________10 10*16-1+11*160+11*161+2*162 = 699.625
1111.112_________10 1*2 +1*2 +1*2 +1*2 +1*2 +1*2 = 15.75

-2 -1 0 1 2 3
621.078 _________10 7*8-2+1*80+2*81+6*82 = 401.109375
1101.012 ________10 1*2-2+0*2-1+1*20+1*22+1*23 = 13.25
23 101112 23 11 5 2 1 1 1 1 0 1
32.05 100000.0000112 32 16 8 4 2 1 0 0 0 0 0 1
0.05*2= 0.10 0.10*2= 0.20 0.20*2= 0.40 0.40*2= 0.80 0.80*2= 1.60 0.60*2= 1.20
89 10110012 89 44 22 11 5 2 1 1 0 0 1 1 0 1
16.78 10000.1100012 16 8 4 2 1 0 0 0 0 1
0.78*2 = 1.56 0.56*2 = 1.12 0.12*2 = 0.24 0.24*2 = 0.48 0.48*2 = 0.96 0.96*2 = 1.92
134.75 10000110.112 134 67 33 16 8 4 2 1 0 1 1 0 0 0 0 1
80 1208 80 0 10 2 1 1
0.75*2 = 1.50 0.50*2 = 1.00
80 50H 80 0 5 5
EJEMPLOS:

6 01102 32.05 100000.000011002 134.75 10000110.112
* *
13 11012 D16 158 99.9 1100011.11100112
30A.0BH 001100001010.000010112 111 111 1012 1FDH 2738 BBH 6 01102
13 11012 D16 158 99.9 1100011.11100112 134.75 10000110.112
32.05 100000.000011002
473.25 111011001.0102 473 236 118 59 29 14 7 3 1 1 0 0 1 1 0 1 1 1
75.38 4B.614H 75 B 4 4
0.38*16=6.08 0.08*16=1.28 0.28*16=4.48
0.25*2= 0.50 0.50*2= 1.00
75.38 113.30248 75 3 9 1 1 1
0.38*8=3.04 0.04*8=0.32 0.32*8=2.56 0.56*8=4.48
16.25 20.28 16 0 2 2
0.25*8=2.00
32.75 40.68 32 0 4 4
0.75*8=6.00
16.25 10.4H 16 0 1 1
0.25*16=4.00
32.75 20.CH 32 0 2 2
0.75*16=12.00
Tabla Binario-Octal de tres bits BINARIO 000 001 010 011 100 101 110 111 OCTAL 0 1 2 3 4 5 6 7
Tabla Binario-Hexadecimal para 4 bits BINARIO 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111 HEXADECIMAL 0 1 2 3 4 5 6 7 8 9 A B C D E F
10
1.1.3 COMPLEMENTOS:

complemento r r n N complemento r 1 r n r m N DECIMAL 10 9 BINARIO 2 1 OCTAL 8 7
COMPLEMENTO r COMPLEMENTO r-1
EJEMPLOS:
Obtenga el complemento a 10 ( r ) de 1998

rn N r Base n Numero de dgitos enteros N Cantidad
104 1998 = 10000 1998 = 8002
Complemento de 8002 104 8002 = 1998
OBTENCION DEL COMPLEMENTO A 2 DE:
11012 r 112 1011102 r 100102 = 24 11012 = 00112 = 26 10110 = 100102 = 16 13 = 3 = 64 46 = 18
10002 r 10002 = 24 1000 = 10002 = 16 8 = 8 1010.1 r 0101.12 = 24 1010.1 = 0101.1 = 16 10.5 = 5.5
10102 r 1102 = 24 1010 = 1102 = 16 10 = 6
11
Dirigirse al bit menos significativo y fijarse si es cero o si es uno, si es cero no cambia pero si es uno, el primero se deja igual y a partir de ah los dems cambian de cero a uno y de uno a cero. 10112 r 01012
101002 r 0110002 11112 r 00012
COMPLEMENTO A 1:
Cambiar ceros por unos y unos por ceros. r n r m N r 1 10102 01012

= 24 20 1010 = 101 = 16 1 10 = 5 EJERCICIOS: 1. Determinar el complemento a 1 de los siguientes nmeros binarios. (a) 101 (b) 110 (c) 1010 (d) 11010111 (e) 1110101 (f) 00001 (g) 10111001 (h) 11010 (i) 10111 (j) 001101 2. Determinar el complemento a 2 de los siguientes nmeros binarios. (a) 10 (d) 1101 (g) 10110000 (j) 10111 (b) 111 (c) 1001 (e) 1110 (f) 10011 (h) 00111101(i) 11001000 (k) 11111 (l) 010001
r 1 10112 01002 r 1 1010.12 0101.02
RESTA BINARIA CON COMPLEMENTOS.
1010 1010 -101 r 1011 + 0101 1 0101

El uno indica que el resultado de la resta es positivo. Y que la suma es la diferencia.
3. Realizar las siguientes restas utilizando el complemento a 2. (a) (b) (c) (d) 00110011 - 00010000 01100101 - 11101000 110 - 010 00110010 - 01110111
1011101 1011101 - 1100110 r 0011010 + 0001001 - 0001001 0 1110111 r

El cero indica que el resultado de la resta es negativo. Y a la suma obtener su complemento a dos para que funcione como diferencia.
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RESTA BINARIA CON COMPLEMENTO A UNO.
1011101 1011101 r 1 -1100110 0011001 + r 1 -0001001 01110110 0001001 10111 10111 r 1 - 01111 10000 + 1000 1 00111 1+ 1000
1.1.4 OPERACIONES BINARIAS. SUMA BINARIA: A +B C S
1er termino 2o termino Suma
Carry (acarreo) EJEMPLOS:
A 0 0 1 1
B C S 0 0 0 1 0 1 0 0 1 1 1 0
100 +11 111 1111 + 101 1011 11111
101 + 11 1000 11111 1111 + 111 110101
1011 + 111 10010
1011 10000 + 11010 110101
RESTA BINARIA: A -B D Minuendo Sustraendo Diferencia Borrow

A 0 0 1 1 B 0 1 0 1 0 1 0 0 D 0 1 1 0
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EJEMPLOS: 111 - 11 100 1010 - 101 0101 1011101 - 1100110 11110111
MULTIPLICACION BINARIA. A B P
primer factor segundo factor
A 0 0 1 1 B 0 1 0 1 P 0 0 0 1
EJERCICIOS: 1. Sumar los nmeros binarios:
1010 * 11 1010 1010 11110
110111 * 101 110111 000000 110111 100010011
(a) 11+01 (b) 10+10 (c) 01+11 (d) 111+110 (e) 1001+101(f) 1101+1011 (g) 11010+01111 (h) 11+11 (i) 100+10 (j) 111+11 (k) 110+100 (l) 1101+1010 (m) 10111+01101 2. Realizar la sustraccin directa de los siguientes nmeros binarios: (a) 11-1 (b) 101-100 (c) 110-101 (d) 1110-11 (e) 1100-1001 (f) 11010-10111 (g) 110-010 (h) 101-011 (i) 11-01 (j) 1101-0100 (k) 1001-0111 3. Realizar las siguientes multiplicaciones binarias: (a) 11x11 (b) 100x10 (c) 111x101 (d) 1001x110 (e) 1101x1101(f) 1110x1101 (g) 110x111 4. Dividir los nmeros binarios siguientes: (a) 100 10 (b) 1001 11 (c) 1100 100 (d) 1100 011 (e) 110 11 (f) 110 10
DIVISION BINARIA.
C A B
1001.1 11 11101
11 0101 11 100 11 11 11 0
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1.2 ALGEBRA BOOLEANA Es un conjunto de variables Booleanas, las cuales pueden operarse con suma lgica, producto lgico o negacin( +,, ' ); y cuyos elementos son 0 y 1. En resumen: {B;,+, ' ;0,1} * + multiplicacin lgica (AND) suma lgica (OR) ' B negacin (NOT) conjunto de variables Booleanas.
1.2.4 Axiomas de Boole

No. A1 A2 A3 A4 A5 A6 A7 Nombre Idempotencia Conmutativa Asociativa Absortiva Distributiva Elemento Nulo Complemento
Multiplicacin XX=X
X Y = YX X (Y Z) = (X Y) Z X (X + Y) = X X (Y + Z) = X Y + X Z X1=X X X' = 0
Suma
X+X=X X+Y=Y+X X + (Y + Z) = (X + Y) + Z X + (X Y) = X X + (Y Z) = (X + Y) (X + Z) X+0=X X + X'= 1
Teoremas de Demorgan
a) b)
( X 1 + X 2 + ...... + X n )' = X 1' X 2' ...... X n' ( X 1 X 2 ...... X n )' = X 1' + X 2' + ...... + X n'
Teorema de Shannon
( f ( X 1 , X 2 ,..., X n ,+,))' =
Teoremas de Expansin a) b)
' ' f X 1' , X 2 ,..., X n ,,+
f ( X 1 , X 2 ,..., X n ) = X 1 f (1, X 2 ,..., X n ) + X 1' f (0, X 2 ,..., X n ) f ( X 1 , X 2 ,..., X n ) = [X 1 + f (0, X 2 ,..., X n )] X 1' + f (1, X 2 ,..., X n )
15
1.2.6 SIMPLIFICACION DE FUNCIONES BOOLEANAS: 1.2.6.1 DEMOSTRACION DE AXIOMAS. X*X=X X+X=X Suma lgica Usando una tabla de verdad: X X+X X X*X 0 0 0 0*0=0 1 1 1 1*1=1 X Y 0 0 0 1 1 0 1 1 X+(X*Y)=X X+Y X*Y 0 0 0 1 0 1 1 1 X+(X*Y) 0 0 1 1
X 0 0 1 1
Y 0 1 0 1
X*(X+Y) = X X+Y X * ( X+Y ) 0 0 0 1 1 1 1 1
X*1=X X 1 X 0 1 0 1 1 1
X 0 1
X * X' = 0 X + X' = 1 X` X * X` X + X` 1 0 1 0 0 1
00 01 02 03 04 05 06 07
X Y Z 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1
X*Y 0 0 0 0 0 0 1 1
Y*Z 0 0 0 1 0 0 0 1
X*(Y*Z) 0 0 0 0 0 0 0 1
( X*Y)*Z 0 0 0 0 0 0 0 1
16
EJERCICIOS: 1. Determine por medio de una tabla de verdad la validez del teorema de DeMorgan para tres variables: (ABC)' = A' + B' + C'. 2. Simplifique las siguientes expresiones usando lgebra Booleana. a. A + AB b. AB + AB' c. A'BC + AC d. A'B + ABC' + ABC e. AB + A(CD + CD') f. (BC' + A'D) (AB' + CD') 3. Siguiendo el teorema de DeMorgan, muestre que: a. (A + B)' (A' + B')' = 0 b. A + A'B + A'B' = 1 4. Simplifique las siguientes funciones Booleanas por medio de mapas de tres variables. a. F(x, y, z) = (0, 1, 5, 7) b. F(x, y, z) = (1, 2, 3, 6, 7) c. F(x, y, z) = (3, 5, 6, 7) d. F(A, B, C) = (0, 2, 3, 4, 6) 5. Simplifique las siguientes funciones Booleanas por medio de mapas de cuatro variables. a. F(A, B, C, D) = (4, 6, 7, 15) b. F(A, B, C, D) = (3, 7, 11, 13, 14, 15) c. F(A, B, C, D) = (0, 1, 2, 4, 5, 7, 11, 15) d. F(A, B, C, D) = (0, 2, 4, 5, 6, 7, 8, 10, 13, 15)
17
1.2.6.2 MAPAS DE KARNAUGH.- Mtodo tabular para simplificar funciones Booleanas

Un mapa de Karnaugh proporciona un mtodo sistemtico de simplificacin de expresiones Booleanas y, si se simplifica adecuadamente, genera las expresiones suma de productos y producto de sumas ms simples posibles. Como hemos visto, la efectividad de la simplificacin de algebraica depende de nuestra familiaridad con las leyes, reglas y teoremas del lgebra Boleaba y de nuestra habilidad a la hora de aplicarlas. Por otro lado, el mapa de Karnaugh es bsicamente una "receta" para la simplificacin. Un mapa de Karnaugh es similar a una tabla de verdad, ya que muestra todos los posibles valores de entrada y la salida resultante para cada valor. En vez de estar organizada en filas y columnas como una tabla de verdad, el mapa de Karnaugh es una secuencia de celdas en la que cada celda representa un valor binario de las variables de entrada. Las celdas se disponen de manera que la simplificacin de una determinada expresin consiste en agrupar adecuadamente las celdas.
Para una variable,
D
f (A)
D' D D' 0 D 1 D' 0 D D 1
Para 2 variable,
B' B A' B'A' BA'
f (B, A)
A B'A BA B' B A' 00 10 A 01 11 B' B A' 0 2 A 1 3
Para 3 variables,
B'A' C' C B'A
f (C, B, A)
BA BA' C' C B'A' 000 100 B'A 001 101 BA 011 111 BA' 010 110 0 1 00 0 4 01 1 5 11 3 7 10 2 6
Para 4 variables,
B'A' D'C' D'C DC DC' B'A
f (D, C, B, A)
BA BA' D'C' D'C DC DC' B'A' 0000 0100 1100 1000 B'A 0001 0101 1101 1001 BA 0011 0111 1111 1011 BA' 0010 0110 1110 1010 00 01 11 10 00 0 4 12 8 01 1 5 13 9 11 3 7 15 11 10 2 6 14 10
Para 5 variables,
E'
B'A' D'C' D'C DC DC' B'A BA BA'
f (E, D, C, B, A)
E
B'A' D'C' D'C DC DC' B'A BA BA' 00 01 11 10 00 0 4 12 8 01 1 5 13 9
E'
11 3 7 15 11 10 2 6 14 10 00 16 20 28 24 01 17 21 29 25 11 19 23 31 27
E
10 18 22 30 26
18
Para 6 variables,
f (F, E, D, C, B, A)
E' E
11 3 7 15 11 11 35 39 47 43 10 2 6 14 10 10 34 38 46 42 00 16 20 28 24 00 48 52 60 56 01 17 21 29 25 01 49 53 61 57 11 19 23 31 27 11 51 55 63 59 10 18 22 30 26 10 50 54 62 58
F'
00 01 11 10 00 01 11 10
00 0 4 12 8 00 32 36 44 40
01 1 5 13 9 01 33 37 45 41
F'ED'C'BA' 010010 18 Obtencin de la Ecuacin Simplificada Agrupar mintrminos adyacentes El nmero de mintrminos agrupados debe provenir de 2n Todo mintrmino expuesto en el mapa debe estar representado en la ecuacin simplificada Recomendado hasta para 5 variables
FE'D'CB'A 100101 37
Mapa de Karnaugh para una sola variable 2n posibles combinaciones
n=1 x 1'
X1' 0
21=2 x1
X1 1
El mapa tiene 2 celdas 2 casilleros. Las dos celdas son adyacentes.
n=2 22 = 4 combinaciones X2
X1' X1 X1X2 00 0 X1X2 10 2
f ( X1,X2)
X2
X1X2 01 1 X1X2 11 3 ADYACENCIA: 0 0 1 2 ----1 2 3 3
19
n=3 X2' X1' X1

X1'X2'X3' 000 0 X1X2'X3' 100 4
f ( X1,X2,X3) X2
23 = 8 celdas
X1'X2'X3 X1'X2X3 X1'X2X3' 010 001 011 2 1 3 X1X2'X3 X1X2X3 X1X2X3' 101 111 110 5 7 6
X3' n=4
X3
X3'
ADYACENCIA: 0 -- 1 0 -- 4 0 -- 2 1 -- 5 1 -- 3 3 -- 7 5 -- 7 5 -- 4 2 -- 6 2 -- 3 4 -- 6 6 -- 7
f ( X1,X2,X3,X4 ) X3
X1X2X3X4 0000 0 X1X2 X3X4 0100 4 X1X2X3X4 1100 12 X1X2X3X4 1000 8 X1X2X3X4 0001 1 X1X2 X3X4 0101 5 X1X2X3X4 1101 13 X1X2X3X4 1001 9
24 = 16 celdas X3
X1X2X3 X4 0011 3 X1X2 X3 X4 0111 7 X1X2X3X4 1111 15 X1X2X3 X4 1011 11 X1X2X3 X4 0010 2 X1X2X3X4 0110 6 X1X2X3X4 1110 14 X1X2X3 X4 1010 10
ADYACENCIAS: 0 -- 1 0 -- 4 0 -- 2 0 -- 8 5 -- 1 5 -- 4 5 -- 7 5 -- 13
X2' X2 X2'
X1'
X1
X4' n=5
X4
X4' 25 = 32 celdas X4
X1'X2'X3'X4X5 00011 3 X1'X2'X3X4X5 00111 7 X1'X2X3X4X5 01111 15 X1'X2X3'X4X5 01011 11 X1'X2'X3'X4X5' 00010 2 X1'X2'X3X4X5' 00110 6 X1'X2X3X4X5' 01110 14 X1'X2X3'X4X5' 01010 10
f(X1, X2, X3, X4, X5) X4'

X1'X2'X3'X4'X5' 00000 0 X1'X2'X3X4'X5' 00100 4 X1'X2X3X4'X5' 01100 12 X1'X2X3'X4'X5' 01000 8 X1'X2'X3'X4'X5 00001 1 X1'X2'X3X4'X5 00101 5 X1'X2X3X4'X5 01101 13 X1'X2X3'X4'X5 01001 9
X2'
X2
X4'
X4
20
X1X2'X3'X4'X5' 10000 16 X1X2'X3X4'X5' 10100 20 X1X2X3X4'X5' 11100 28 X1X2X3'X4'X5' 11000 24
X1X2'X3'X4'X5 10001 17 X1X2'X3X4'X5 10101 21 X1X2X3X4'X5 11101 29 X1X2X3'X4'X5 11001 25
X1X2'X3'X4X5 10011 19 X1X2'X3X4X5 10111 23 X1X2X3X4X5 11111 31 X1X2X3'X4X5 11011 27
X1X2'X3'X4X5' 10010 18 X1X2'X3X4X5' 10110 22 X1X2X3X4X5' 11110 30 X1X2X3'X4X5' 11010 26
X3'
X3
X3'
X5'
X5
X5'
EJERCICIOS: 1. Reducir la funcin especificada en la siguiente tabla de verdad a su forma suma de productos mnima mediante mapas de Karnaugh.
Entradas A B C 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 Salida X 1 1 0 1 1 1 0 1
2. Utilizar el mapa de Karnaugh para implementarla forma de productos mnima de la funcin lgica especificada en la siguiente tabla de verdad.
Entradas A B C D 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 Salida X 0 1 1 0 0 0 1 1 1 0 1 0 1 1 0 1
3. Resolver el problema anterior para una situacin en que las seis ultimas combinaciones binarias no estn permitidas.
21
EJEMPLOS: Simplifique las funciones siguientes, por mapas de Karnaugh.

Cin 0 0 0 0 1 1 1 1 A 0 0 1 1 0 0 1 1 B 0 1 0 1 0 1 0 1 Cout 0 0 0 1 0 1 1 1 S 0 1 1 0 1 0 0 1
S (Cin , A, B ) = (1,2,4,7 )
n=
C out (Cin , A, B ) = (3,5,6,7 )

n =1
CIN AB
00
0 1
01
1 0
11
0 1
10
1 0
00 0 1
0 0
01
0 1
11
1 1
10
0 1
0 1
S = Cin A A 00 0 1
0 0
C out = AB + CinB + CinA 10

1 0
01
1 0
11
1 1
out = AB + in'B + in'A Simplifique: F1 (D,C,B,A) =

DC BA
(0,2,4,6,8,10,12,14)
n =1
00 00 01 11 10
1 1 1 1
01
0 0 0 0
11
0 0 0 0
10
1 1 1 1
F1 = A'
F2 (D,C,B,A) =
00 00 01 11 10
1 1 1 1
(0,1,2,3,4,5,6,7,8,9,10,11,12,13,14,15)
n =1
01
1 1 1 1
11
1 1 1 1
10
1 1 1 1 F2 =1
22
F3 (D,C,B,A) = 00 00 01 11 10
1 0 0 1
(0,2,8,10)
n =1
01
0 0 0 0
11
0 0 0 0
10
1 0 0 1 F3 =C'A'
F4 (D,C,B,A) = 00 00 01 11 10
1 0 0 1
(0,2,5,7,8,10,13,15)
n =1
01
0 1 1 0
11
0 1 1 0
10
1 0 0 1 F4 = C'A' + CA
F5 (D,C,B,A) = 00 00 01 11 10
1 1 1 1
(0,1,4,6,9,8,12,14)
n =1
01
1 0 0 1
11
0 0 0 0
10
0 1 1 0 F5 = C'B' + CA'
F6 (A,B,C,D) =
AB CD
(0,1,6,7,8,9,10,11,12,13,14,15)
n =1
00 00 01 11 10
1 0 1 1
01
1 0 1 1
11
0 1 1 1
10
0 1 1 1 F6 = A + BC + B'C'
23
F7 (E,D,C,B,A) =
DC BA
(0,2,4,6,7,8,10,14,15,16,18,22,23,24,26,30,31)
n =1
00 00 01 11 10
1 0 0 1
01
0 0 0 0
11
0 1 1 0
10
1 1 1 1
00 00 01 11 10
1 0 0 1
01
0 0 0 0
11
0 1 1 0
10
1 1 1 1 F7 = C'A' + CB
F8 = (F,E,D,C,B,A) =
DC BA
(0,2,4,...,60,62)
n =1
00 00 01 11 10 00 01 11 10
1 1 1 1
01
0 0 0 0
11
0 0 0 0
10
1 1 1 1
00 00 01 11 10 00 01 11 10
1 1 1 1
01
0 0 0 0
11
0 0 0 0
10
1 1 1 1 F8 = A'
1 1 1 1
0 0 0 0
0 0 0 0
1 1 1 1
1 1 1 1
0 0 0 0
0 0 0 0
1 1 1 1
F9 = (F,E,D,C,B,A) = 00 00 01 11 10 00 01 11 10
0 0 0 0
(1,3,5,...,59,61,63)
n =1
01
1 1 1 1
11
1 1 1 1
10
0 0 0 0
00 00 01 11 10 00 01 11 10
0 0 0 0 0 0 0 0
01
1 1 1 1 1 1 1 1
11
1 1 1 1 1 1 1 1
10
0 0 0 0 F9 = A 0 0 0 0
0 0 0 0
1 1 1 1
1 1 1 1
0 0 0 0
F8 + F9 = 1
24
1.2.6.3 Quine - Mc Cluskey.- Mtodo tabular para simplificar funciones Booleanas
Procedimiento:
1. Encontrar los implicantes primos de la funcin 2. Construir la tabla de implicantes primos y encontrar los implicantes primos esenciales de la funcin 3. Incluir los implicantes primos esenciales en la suma mnima. 4. Despus de borrar todos los implicantes primos esenciales de la tabla de implicantes primos, determinar los renglones dominados y las columnas dominantes en la tabla, borrar todos los renglones dominados y las columnas dominantes, y encontrar los implicantes primos esenciales secundarios. 5. Repetir los pasos 3 y 4 hasta obtener una cobertura mnima de los trminos de la funcin. Para el punto 1: a) Representar cada mintrmino de la forma cannica de suma de productos como un ' ' cdigo binario. Por ejemplo X 1 X 2 X 3 X 4 representarlo como 1010 b) Encontrar el nmero decimal correspondiente a ese cdigo binario. c) Definir el nmero de 1s en el cdigo binario como el ndice del nmero. Agrupar todos los nmeros binarios del mismo ndice en un grupo correspondiente. Listar todos los grupos en una columna siguiendo un orden ascendente en el valor del ndice. Dentro de cada grupo, los cdigos y sus equivalentes nmeros decimales se listan tambin en orden ascendente. d) Empezando con los trminos en el grupo de menor ndice, comparar cada uno con los del grupo de ndice mayor en 1, eliminando las variables redundantes segn la propiedad 1. e) Marcar con todos los trminos que se incluyan en alguna combinacin. Los trminos que se queden sin marcar son los implicantes primos. f) Repetir los pasos d y e hasta que no sea posible realizar ninguna otra reduccin; entonces se habr obtenido el conjunto de implicantes primos, sealando cada uno de ellos con una letra mayscula (A, B, C, ...). Para el paso 2: a) Construir una tabla que tenga tantas columnas como mintrminos haya en la funcin; cada columna est marcada con el nmero decimal que representa al mintrmino. La tabla tendr tantos renglones como implicantes primos se hayan encontrado en el paso 1 y deben, por lo tanto, estar marcadas con las letras A, B, C, ... . b) Dentro de la tabla, marcar con una x, que cierto implicante cubre a un mintrmino. c) Encontrar todas las columnas que tengan una sola x y encerrar sta con un crculo. Marcar con un asterisco los renglones en el que se encuentre alguna . Estos renglones corresponden a los implicantes primos esenciales.
25
Definicin: Dos renglones (columnas) I y J de una tabla de implicantes primos que tienen xs exactamente en las mismas columnas (renglones) se dice que son iguales (I=J). Definicin: Sean I y J dos columnas de una tabla de implicantes primos. Se dice que la columna I domina a la columna J (I J) si I=J si la columna I tiene xs en todos los renglones donde la columna J tiene xs. Se dice que la columna I es dominante y la columna J es dominada. Definicin: Sean I y J dos renglones de una tabla de implicantes primos. Se dice que el rengln I domina al rengln J (I J) si I = J o si rengln I tiene xs en todos las columnas donde el rengln J tiene xs. Se dice que el rengln I es dominante y el rengln J es dominado. Todas las columnas dominantes y los renglones dominados se pueden eliminar de una tabla de implicantes primos sin afectar el resultado de la minimizacin. Esto es debido a que est garantizado que la columna dominante est cubierta por el rengln que cubre a la columna dominada. De igual manera, est garantizado que las columnas del rengln dominado estarn cubiertas por el rengln dominante. Cuando una funcin tiene dont cares, se toman todas los ds como 1s en el proceso de obtencin de los implicantes primos. En los pasos subsiguientes los ds se toman como 0s. Definicin: Una tabla de implicantes primos es semicclica s:
(1) No (2) (3)
tiene implicantes primos esenciales, es decir, ninguna columna tiene slo una x
No existe relacin de dominancia entre renglones y columnas Los costos de los renglones no son iguales.
Para resolver una tabla de implicantes primos semicclica, se elige algn rengln de menor costo para incluirlo en la suma mnima y entonces utilizar alguna de las tcnicas de reduccin para eliminar renglones y columnas. El proceso completo se debe repetir para cada uno de los renglones de menor costo y la suma mnima final ser la que se obtenga al comparar los costos de las expresiones que resulten de cada eleccin arbitraria de renglones. Definicin: Una tabla de implicantes primos semicclica es cclica si los costos de todos los renglones son iguales.
26
Ejemplo 1.- Simplificar la funcin f0 por el mtodo de Quine McCluskey
f 0 (x1 , x 2 , x3 , x 4 , x5 ) = (0,2,4,5,6,7,8,10,14,17,18,21,29,31) + (11,20,22 )

m d
Indice
Decimal
0 1
4 5
0 2 4 8 5 6 10 17 18 20 7 11 14 21 22 29 31
Representacin binaria de cada termino 00000 00010 00100 01000 00101 00110 01010 10001 10010 10100 00111 01011 01110 10101 10110 11101 11111
Nmeros decimales 0, 2 0, 4 0, 8 2, 6 2, 10 2, 18 4, 5 4, 6 4, 20 8, 10 5, 7 5, 21 6, 7 6, 14 6, 22 10, 14 10, 11 17, 21 18, 22 20, 21 20, 22 21, 29 29, 31
1 Reduccin 000-0 00-00 0-000 00-10 0-010 -0010 0010 001-0 -0100 010-0 001-1 -0101 0011 0-110 -0110 01-10 0101A 10-01 B 10-10 1010 101-0 1-101 C 111-1 D
Nmeros decimales 0, 2, 4, 6 0, 2, 8, 10 2, 6, 10, 14 2, 6, 18, 22 4, 5, 6, 7 5, 5, 20, 21 4, 20, 6, 22
2 Reduccin 00--0 E 0-0-0 F 0--10 G -0-10 H 001-I -010J -01-0 K
Una vez ordenadas las representaciones binarias (tercera columna), iniciar las comparaciones Al comparar una representacin binaria, marcarla con En 2 reduccin, s aparece una comparacin ya existente, es redundante y no la considere. Clasificar con una literal las reducciones no comparadas
0 A *B C *D E *F *G *H *I J K
10 x
14
17
18
21 x x
29
31
x x
x x
x x x x
x x x x x NOTA: En esta tabla no aparecen los md (11, 20, 22) x x
x x x
x x
f0(x1, x2, x3, x4, x5) =*B+*D+*F+*G+*H+*I
' ' ' ' ' ' ' ' ' ' ' f0(x1, x2, x3, x4, x5) = X1X2X4X5 + X1X2X3X5 + X1X3X5 + X1X4X5 + X2X4X5 +X1X2X3
Observe las columnas de reduccin, ah los renglones: B, D, F, G, H, e I son el resultado simplificado.
27
Inicio
Una funcin de conmutacin en la forma cannica de suma de productos
Determine todos los implicantes primos por el procedimiento tabular
Construya la tabla de implicantes primos
Encontrar los implicantes primos esenciales, eliminarlos de la tabla e incluirlos en la forma mnima
Se han cubierto todas las columnas?
Si no se involucro alguna tabla cclica, se obtuvo ya la forma mnima. De otro modo repetir para otros renglones de mnimo costo para encontrar la forma mnima.
No
Fin
Elimina los renglones dominados y las columnas dominantes
No
Es la tabla cclica o semicclica?
Si
Eliminar alguno de los renglones de menor costo que no se haya elegido previamente e incluirlo en la forma mnima
Grfica de flujo para algoritmo de simplificacin por Quine Mc Cluskey
28
II CIRCUITOS COMBINACIONALES. 2.1 CIRCUITOS COMBINACIONALES.
X1
:
LOGICA COMBINATORIA
Z1
:
Xn
Zn
Diagrama a bloque de los circuitos combinacionales.
2.2 COMPUERTAS LOGICAS.
Compuerta
Smbolo
Tabla de verdad
A 0 0 1 1 B 0 1 0 1 Y 0 0 0 1
Ecuacin
Analoga
AND
Y = A B
OR
A 0 0 1 1
B 0 1 0 1
Y 0 1 1 1
Y=A+B
NOT
A 0 1
Y 1 0
Y = A = A
29
NAND
A 0 0 1 1
B 0 1 0 1
Y 1 1 1 0
Y = (A*B)= AB = A' + B'
NOR
A 0 0 1 1
B 0 1 0 1
Y 1 0 0 0
Y = A+ B
=A' * B'
= (A+B)'
OR-EX
A 0 0 1 1
B 0 1 0 1
Y 0 1 1 0
Y=AB= AB+ AB
2.3 DISEO DE UN MEDIO SUMADOR BINARIO.
A + B C S
C = A*B S = AB + AB = A B
A 0 0 1 1
B 0 1 0 1
C 0 0 0 1
S 0 1 1 0
30
SUMADOR BINARIO COMPLETO.
Cout
Cin A B S
Cout = CinAB + Cin AB + Cin AB+ Cin A S= CinAB + CinAB+ Cin AB+ Cin AB Cout = AB + ( A B ) Cin S= Cin ( A B )
Cin 0 0 0 0 1 1 1 1
A 0 0 1 1 0 0 1 1
B 0 1 0 1 0 1 0 1
Cout 0 0 0 1 0 1 1 1
S 0 1 1 0 1 0 0 1
Tabla con variables de entrada y funciones Booleanas de salida
Circuito combinacional de un sumador completo
2.4 MEDIO RESTADOR BINARIO.
A - B D
= AB D = AB + AB D =A B
A 0 0 1 1
B 0 1 0 1
0 1 0 0
D 0 1 1 0
RESTADOR BINARIO COMPLETO.
out = in(A B) + AB D= in A B
in 0 0 0 0 1 1 1 1
A 0 0 1 1 0 0 1 1
B 0 1 0 1 0 1 0 1
out 0 1 1 1 0 0 0 1
D 0 1 1 0 1 0 0 1
31
Diseo de un circuito combinacional que sume dos trminos, cada uno de ellos de 2 bits. B1 B0 A1 A0 + B +A F2 F1 F0 B1B0 A1A0 F2F1F0
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
B1 B0 0 0 0 0 0 0 0 0 0 1 0 1 0 1 0 1 1 0 1 0 1 0 1 0 1 1 1 1 1 1 1 1
A1 A0 0 0 0 1 1 0 1 1 0 0 0 1 1 0 1 1 0 0 0 1 1 0 1 1 0 0 0 1 1 0 1 1
F2 0 0 0 0 0 0 0 1 0 0 1 1 0 1 1 1
F1 0 0 1 1 0 1 1 0 1 1 0 0 1 0 0 1
F0 0 1 0 1 1 0 1 0 0 1 0 1 1 0 1 0
F0 = (1,3,4,6,9,11,12,14)
n =1
4
F1 = (2,3,5,6,8,9,12,15)
n =1
F2 = (7,10,11,13,14,15)
n =1
A1 A0 B1 B0
A1 A0
A1 A0
00 01 11 10
00 0 1 1 0
01 1 0 0 1
11 1 0 0 1
10 0 1 1 0
B1 B0
00 01 11 10
00 0 0 1 1
01 0 1 0 1
11 1 0 1 0
10 1 1 0 0
B1 B0
00 01 11 10
00 0 0 0 0
01 0 0 1 0
11 0 1 1 1
10 0 0 1 1
F0 = B0AO +B0A0
F0 = B1B0A1 + B1A1A0 + B1B0A1 + B1A1A0+ B1B0A1A0 + B1B0A1A0 = B1A1(B0 + A0) + B1A1(B0 + A0) + B0A0(B1A1 + B1A1) = (B0 + A0)( B1A1 + B1A1) + B0A0(B1A1 + B1A1) = (B0A0)(B1A1) + (B0A0)(B1A1) = (B0A0) (B1A1)
F0 = B1A1 + B1B0A0 + B0A1A0
32
Diseo de un circuito combinacional que reste dos cantidades binarias, cada una de ellas de 2 bits, e indique el signo B1 B0 A1 A0 B -A FS D1 D0 B1B0 A1A0 FSD1D0
Fs Funcin Signo Fs = 0 Para resultado positivo Fs = 1 Para resultado negativo
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
B1 B0 0 0 0 0 0 0 0 0 0 1 0 1 0 1 0 1 1 0 1 0 1 0 1 0 1 1 1 1 1 1 1 1
A1 A0 0 0 0 1 1 0 1 1 0 0 0 1 1 0 1 1 0 0 0 1 1 0 1 1 0 0 0 1 1 0 1 1
FS 0 1 1 1 0 0 1 1 0 0 0 1 0 0 0 0
D1 0 0 1 1 0 0 0 1 1 0 0 0 1 1 0 0
D0 0 1 0 1 1 0 1 0 0 1 0 1 1 0 1 0
D0 = (1,3,4,6,9,11,12,14)
n =1
4
D1 = (2,3,7,8,12,13)
n =1
FS = (1,2,3,6,7,11)
n =1
A1 A0 B1 B0
A1 A0
A1 A0
00 01 11 10
00 0 1 1 0
01 1 0 0 1
11 1 0 0 1
10 0 1 1 0
B1 B0
D0 = B0A0 +B0A0
00 01 11 10
00 0 0 1 1
01 0 0 1 0
11 1 1 0 0
10 1 0 0 0
B1 B0
00 01 11 10
00 0 0 0 0
01 1 0 0 0
11 1 1 0 1
10 1 1 0 0
D0 = B1B0A1 + B1A1A0+ + B1B0A1+ B0A1A0 = B1A1 (B0 + A0) + + A1(B1B0+ B0A0)
FS =B1A1+B1B0A0+B0A1A0
33
EJEMPLOS: Simplifique. AB AB A+ B+ , + A+ B + ,
SUGERENCIA:
A + B y AB SON COMPLEMENTOS
1 1+ 0= 1

fb = (A + B + AB ) A + B AB A + B + AB + C = Fc fd = (A + B + AB )C
( X ) = X ( X ) '= X
OBTENGA LA FUNCION DEL SIGUIENTE CIRCUITO
CIN
2.5 SUMADOR BINARIO DE 4 BITS.
+ A3 A2 A1 A0 B3 B2 B1 B0
COUT 3 2 1 0
CIN
FULL ADDER
A3 A2 A1 A0 B3 B2 B1 B0
B1 A0 B0
COUT 3 2 1 0
A3 B3
A2
B2
COUT
A1
CIN
COUT
CIN
COUT
CIN
COUT
CIN
COUT
CIN
3
0
34
2.6 SUMADOR BCD.
2.7 DETECTOR DE PARIDAD.

BA
D 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
C 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1
B 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
A 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
Y 1 0 0 1 0 1 1 0 0 1 1 0 1 0 0 0
Z 0 0 0 1 0 1 1 0 0 1 1 0 1 0 0 1
DC
00 01 11 10
00 1 0 1 0
4
01 0 1 0 1
11 1 0 0 0
10 0 1 0 1
fy = (0,3,5,6,9,10,12)
n =1
00 01 11 10
4
00 0 0 1 0
01 0 1 0 1
11 1 0 1 0
10 0 1 0 1
fz = (3,5,6,9,10,12,15)
n =1
EJERCICIO:
Dibuje el diagrama correspondiente a las ecuaciones dadas del detector de paridad.
35
2.8 FAMILIAS LOGICAS

RTL DTL TTL CTL ECL MOS CMOS IIL Resistor Transistor Logic Diode Transistor Logic Transistor Transistor Logic Complementary Transistor Logic Emitter Coupled Logic Metal Oxide Semiconductor Complementary Metal Oxide Semiconductor Integrated Injection Logic
INTEGRACIN:
SSI.- Small Escale Integration (1-12 Compuertas) MSI.- Medium Sacle Integration (13-99) LSI.- Large Scale Integration (100-1000) VLSI.- Very Large Scale Integration (>1000)
Familia Lgica RTL DTL TTL CTL ECL MOS CMOS IIL
TABLA COMPARATIVA ENTRE FAMILIAS Tiempo de Potencia Margen de Propagacin Disipada Ruido Compuerta (ns) (mW) (V) NOR NAND NAND AND OR/NOR NAND NOR NOR 50 25 10 5 2 250 30 40 10 15 20 50 50 <1 0.05 W <1 0.2 0.7 0.4 0.4 0.4 2.5 45 % del VDD 0.35
Tpico Fan In 3 8 8 5 5 10 10 16
Tpico Fan Out 4 8 12 25 25 5 100 8
SERIES TTL:
Bsica High - Speed Low Power Disipation Very High Speed Low Power & Very High Speed Super Schottky 54/74 54H/74H 54L/74L 54S/74S 54LS/74LS 54SS/74SS
5-
VCC = 5 V
4-
Rango garantizado para VH en salida

Rango aceptada para VH en entrada.
3-
VOH = 2.4 V
VIN = 2.0 V
TABLA COMPARATIVA ENTRE SERIES TTL Tiempo de Potencia Propagacin Disipada Serie (ns) (mW) 54/74 54H/74H 54L/74L 54S/74S 54LS/74LS 54SS/74SS 10 66 33 3 9.5 <2 10 22 1 19 3 22
2VIL = 0.8 V 1VOL = 0.4 V Tierra = 0 V 0t Rango aceptado para VL en entrada Zona de transicion (prohibida)
NIVELES DE VOLTAJE PARA CIRCUITOS TTL.
36
2.9 TIPOS DE LGICA.
Clasificacin
Positiva Negativa Mixta.- Es la combinacin de ambas lgicas positiva y negativa.
"1" 5 V
LOGICA POSITIVA LOGICA NEGATIVA
"1" 0V "0" 5 V
"0" 0 V EJEMPLO:
Lgica Positiva.
Lgica Negativa.
2.10 CIRCUITOS DE TRES ESTADOS.
S 0 1 1
A 0 0 1
Y 0 1 0
S 0 0 1
A 0 1 0
Y 1 0 0
37
2.11 CODIGOS Cdigo ASCII
El American Standard Code for Information Interchange (ASCII, cdigo estndar americano para el incremento de informacin) es un cdigo alfanumrico universalmente aceptado, que se usa en la mayora de los computadores y otros equipos electrnicos. La mayor parte de los teclados de computador se estandarizan de acuerdo con el cdigo ASCII, y cuando se pulsa una letra, un numero o un comando de control, es el cdigo ASCII el que se introduce en el computador. El cdigo ASCII dispone de 128 caracteres que se representan mediante un cdigo binario de 7 bits. Realmente, el cdigo ASCII puede considerarse como un cdigo de 8 bits en el que el MSB (bit ms significativo) siempre es 0 (en hexadecimal, de 0 hasta 7F). Los primeros 28 caracteres ASCII son comandos no grficos, que nunca se imprimen o presentan en pantalla, y solo se utilizan para propsitos de control. Los dems caracteres son smbolos grficos que pueden imprimirse o mostrarse en pantalla, e incluyen las letras de alfabetos (maysculas y minsculas), los diez dgitos decimales, los signos de puntuacin y otros smbolos comnmente utilizados.
Caracteres de control Nom Dec Binario Hex Smb Dec Binario Hex Smb Smbolos grficos Dec Binario Hex Smb Dec Binario Hex
NUL SOH STX ETX EOT ENQ ACK BEL BS HT LF VT FF CR SO SI DEL DC1 DC2 DC3 DC4 NAK SYN ETB CAN EM SUB ESC FS GS RS US
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31
0000000 0000001 0000010 0000011 0000100 0000101 0000110 0000111 0001000 0001001 0001010 0001011 0001100 0001101 0001110 0001111 0010000 0010001 0010010 0010011 0010100 0010101 0010110 0010111 0011000 0011001 0011010 0011011 0011100 0011101 0011110 0011111
00 01 02 03 04 05 06 07 08 09 0A 0B 0C 0D 0E 0F 10 11 12 13 14 15 16 17 18 19 1A 1B 1C 1D 1E 1F
space ! " # $ % & ' ( ) * + , . / 0 1 2 3 4 5 6 7 8 9 : ; < = > ?
32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63
0100000 0100001 0100010 0100011 0100100 0100101 0100110 0100111 0101000 0101001 0101010 0101011 0101100 0101101 0101110 0101111 0110000 0110001 0110010 0110011 0110100 0110101 0110110 0110111 0111000 0111001 0111010 0111011 0111100 0111101 0111110 0111111
20 21 22 23 24 25 26 27 28 29 2A 2B 2C 2D 2E 2F 30 31 32 33 34 35 36 37 38 39 3A 3B 3C 3D 3E 3F
@ A B C D E F G H I J K L M N O P Q R S T U V W X Y Z [ \ ] ^ _
64 65 66 67 68 69 70 71 72 73 74 75 76 77 78 79 80 81 82 83 84 85 86 87 88 89 90 91 92 93 94 95
1000000 1000001 1000010 1000011 1000100 1000101 1000110 1000111 1001000 1001001 1001010 1001011 1001100 1001101 1001110 1001111 1010000 1010001 1010010 1010011 1010100 1010101 1010110 1010111 1011000 1011001 1011010 1011011 1011100 1011101 1011110 1011111
40 41 42 43 44 45 46 47 48 49 4A 4B 4C 4D 4E 4F 50 51 52 53 54 55 56 57 58 59 5A 5B 5C 5D 5E 5F
` a b c d e f g h i j k l m n o p q r s t u v w x y z { | } ~ Del
96 97 98 99 100 101 102 103 104 105 106 107 108 109 110 111 112 113 114 115 116 117 118 119 120 121 122 123 124 125 126 127
1100000 1100001 1100010 1100011 1100100 1100101 1100110 1100111 1101000 1101001 1101010 1101011 1101100 1101101 1101110 1101111 1110000 1110001 1110010 1110011 1110100 1110101 1110110 1110111 1111000 1111001 1111010 1111011 1111100 1111101 1111110 1111111
60 61 62 63 64 65 66 67 68 69 6A 6B 6C 6D 6E 6F 70 71 72 73 74 75 76 77 78 79 7A 7B 7C 7D 7E 7F
Table American Standard Code for Information Interchange.

SIMBOLO
DEC 128 129 130 131 132 133 134 135 136 137 138 139 140 141 142 143 144 145 146 147 148 149 150 151 152 153 154 155 156 157 158 159
HEX 80 81 82 83 84 85 86 87 88 89 8A 8B 8C 8D 8E 8F 90 91 92 93 94 95 96 97 98 99 9A 9B 9C 9D 9E 9F
SIMBOLO
DEC 160 161 162 163 164 165 166 167 168 169 170 171 172 173 174 175 176 177 178 179 180 181 182 183 184 185 186 187 188 189 190 191
HEX A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 AA AB AC AD AE AF B0 B1 B2 B3 B4 B5 B6 B7 B8 B9 BA BB BC BD BE BF
SIMBOLO
DEC 192 193 194 195 196 197 198 199 200 201 202 203 204 205 206 207 208 209 210 211 212 213 214 215 216 217 218 219 220 221 222 223
HEX C0 C1 C2 C3 C4 C5 C6 C7 C8 C9 CA CB CC CD CE CF D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 DA DB DC DD DE DF
SIMBOLO
DEC 224 225 226 227 228 229 230 231 232 233 234 235 236 237 238 239 240 241 242 243 244 245 246 247 248 249 250 251 252 253 254 255
HEX E0 E1 E2 E3 E4 E5 E6 E7 E8 E9 EA EB EC ED EE EF F0 F1 F2 F3 F4 F5 F6 F7 F8 F9 FA FB FC FD FE FF
Tabla de caracteres de cdigo ASCCII extendido, junto a su representacin decimal y hexadecimal.
EJEMPLO: Determinar los cdigos que se han introducido a travs del teclado del computador cuando se han tecleado la secuencia BASIC siguiente. Expresar tambin cada entrada en notacin hexadecimal. 20 PRINT "A=";X Carcter 2 0 Space P R I N T Space " A = " ; X
Binario 0110010 0110000 0100000 1010000 1010010 1001001 1001110 1010100 0100000 0100010 1000001 0111101 0100010 0111011 1011000
Hexadecimal 32H 30H 20H 50H 52H 49H 4EH 54H 20H 22H 41H 3DH 22H 3BH 58H
39
2.12 DECODIFICADOR BINARIO A BINARIO EXCESO 3 (DISEO).

X1 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 X2 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 X3 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
4
X4 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
f1 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1
f2 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0
f3 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0
f4 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1
f5 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0
f5 (X1, X2, X3, X4) = f4(X1, X2, X3, X4) = f3(X1, X2, X3, X4) = f2(X1, X2, X3, X4) = f1(X1, X2, X3, X4) =
X1X2 X3X4
(0,2,4,6,8,10,12,14)
n =1
4
(0,3,4,7,8,11,12,15)
n =1
4
(1,2,3,4,9,10,11,12)
n =1
4
(5,6,7,8,9,10,11,12)
n =1
4
(13,14,15)
n =1
00 01 00 01 11 10
1 1 1 1 0 0 0 0
11
0 0 0 0
10
1 1 1 1
00 00 01 11 10
1 1 1 1
01
0 0 0 0
11
1 1 1 1
10
0 0 0 0
f5 = X4'
f4 = X3'X4' + X3X4
40
00 01 00 01 11 10
0 1 1 0 1 0 0 1
11
1 0 0 1
10
1 0 0 1
00 00 01 11 10
0 0 1 1
01
0 1 0 1
11
0 1 0 1
10
0 1 0 1
f3 = X2' (X4 + X3) + X2X3'X4'
f2 = X1 (X2' + X3'X4') + X1'X2 (X3 + X4)
00 00 01 11 10
0 0 0 0
01
0 0 1 0
11 10
0 0 1 0 0 0 1 0 f1 = X1X2 (X3 + X4)
DIAGRAMA:
2.13 DECODIFICADOR BINARIO A BCD (DISEO).
41
2.14 DECODIFICADOR BCD A 7 SEGMENTOS (DISEO). Introduccin : Una vez que ya hemos visto como funcionan los decodificadores sera interesante saber como se despliegan los nmeros digitales en un reloj. Pues bien ya se ha comentado que los relojes digitales trabajan con el sistema binario, bien, el cdigo BCD es un sistema binario codificado en decimal y para que se vea en dgitos decimales se requiere de un decodificador BCD a 7 segmentos. Esto resulta de gran ayuda porque si no, tendramos que leer la hora en binario y despus tener que transformarla a decimal mentalmente.
fa (D,C,B,A) =
0 1 2 3 4 5 6 7 8 9
D 0 0 0 0 0 0 0 0 1 1
C B A 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 0 0 0 1
fg 0 0 1 1 1 1 1 0 1 1
ff 1 0 0 0 1 1 1 0 1 1
fe 1 0 1 0 0 0 1 0 1 0
fd 1 0 1 1 0 1 1 0 1 1
fc 1 1 0 1 1 1 1 1 1 1
fb 1 1 1 1 1 0 0 1 1 1
fa 1 0 1 1 0 1 1 1 1 1
(0,2,3,5,6,7,8,9) = D + B + CA + C' A'

(0,1,2,3,4,7,8,9) = C'+ B' A'+ BA
n =1 4
fb (D,C,B,A) =
fc (D,C,B,A) =
(0,1,3,4,5,6,7,8,9) = B'+ A + C
(0,2,3,5,6,7,8,9) = D + B + CA + C' A'
n =1 4
n =1 4
fd (D,C,B,A) =
fe (D,C,B,A) =
(0,2,6,8) = BA'+C' A'

(0,4,5,6,8,9) = B' A'+ B' C + D + A' C
n =1 4 n =1 4
n =1 4
ff (D,C,B,A) =
DIAGRAMA:
fg (D,C,B,A) =
(2,3,4,5,6,8,9) = D + CB'+C' B + BA'

n =1
42
2.15 DECODIFICADOR BINARIO A DECIMAL (DISEO).

A 0 0 0 0 0 0 0 0 1 1 B 0 0 0 0 1 1 1 1 0 0 C 0 0 1 1 0 0 1 1 0 0 D 0 1 0 1 0 1 0 1 0 1 f0 1 0 0 0 0 0 0 0 0 0 f1 0 1 0 0 0 0 0 0 0 0 f2 0 0 1 0 0 0 0 0 0 0 f3 0 0 0 1 0 0 0 0 0 0 f4 f5 f6 f7 f8 f9 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1
f0 = D'C'B'A' f1 = D'C'B'A f2 = D'C'BA' f3 = D'C'BA f4 = D'CB'A' f5 = D'CB'A f6 = D'CBA' f7 = D'CBA f8 = DC'B'A' f9 = DC'B'A
DIAGRAMA:
43
2.16 DECODIFICADOR BINARIO A GRAY: CODIGO GRAY
Un cdigo ciclico se puede definir como cualquier cdigo en el que, para cualquier palabra de cdigo, un corrimiento circular produce otra palabra del cdigo. El cdigo gray es uno de los tipos mas comunes de cdigos ciclicos y tiene la caracterstica de que las palabras de cdigo para dos nmeros consecutivos difieren solo en un bit. Es decir, la distancia entre las dos palabras de cdigo es uno. En general, la distancia entre dos palabras de cdigo binario es igual al nmero de bits en que difieren las dos palabras.
TABLA:
D 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 C 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 A 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 D 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 C 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 B 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 A 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0
DIAGRAMA DEL CODIGO GRAY:
44
2.17 DECODIFICADOR BINARIO A HEXADECIMAL (DISEO).

A 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 B 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 C 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 D 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 f0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 f1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 f2 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 f3 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 f4 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 f5 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 f6 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 f7 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 f8 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 f9 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 fA 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 fB fC fD fE fF 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 1
f0 = D'C'B'A' f1 = D'C'B'A f2 = D'C'BA' f3 = D'C'BA f4 = D'CB'A' f5 = D'CB'A f6 = D'CBA' f7 = D'CBA f8 = DC'B'A' f9 = DC'B'A fA = DC'BA' fB = DC'BA fC = DCB'A' fD = DCB'A fE = DCBA' fF = DCBA
DIAGRAMA:
45
2.18 MULTIPLEXORES.
Un multiplexor (MUX) es un dispositivo que permite dirigir la informacin digital procedente de diversas fuentes a una nica lnea para ser transmitida a travs de dicha lnea a un destino comn. El multiplexor tpico posee varias lneas de entrada de datos y una nica lnea de salida. Tambin posee entradas de seleccin de datos, que permiten conmutar los datos digitales provenientes de cualquier entrada hacia la lnea de salida. A los multiplexores tambin se les conoce como selectores de datos. Smbolo lgico de un multiplexor (MUX) de cuatro entradas: Seleccin
de datos Entradas de datos S0 S1 D0 D1 D2 D3 MUX 0 1 0 1 2 3 Y
salida
de datos
Diagrama de un multiplexor:
46
2.19 DEMULTIPLEXORES.
Un demultiplexor (DEMUX) bsicamente realiza la funcin contraria a la del multiplexor, recoge datos de una lnea y las distribuye a un nmeo determinado de lneas de salida. Por este motivo, los demultiplexores se conocen tambin como distribuidores de datos. Los decodificadores pueden utilizarse tambin como demultiplexores. La siguiente figura muestra un circuito demultiplexor (DEMUX) de 1-lnea a 4-lneas. La lnea de entrada de datos est conectada a todas las puertas AND. Las dos lneas de seleccin de datos activan nicamente una puerta cada vez y los datos que aparecen en la lnea de entrada de datos pasarn a travs de la puerta seleccionada hasta la lnea de salida de datos asociada.
DIAGRAMA:
Lneas de seleccin
Lneas de salida de trabajo
EJERCICIO: Del siguiente diagrama determine la salida para los sigueintes estados de entradas: D0=0, D1=1, D2=1, D3=0, S0=1,S1=0
MUX S0 S1 D0 D1 D2 D3 0 1 0 1 2 3 G
0 3
47
2.20 COMPARADOR DE MAGNITUD DE DOS BITS. A1 A0 B1 B0

Cto.
Combinacional
A>B A<B A=B

B1B 0
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
ENTRADAS A1 A0 B1 B0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1
fA>B 0 0 0 0 1 0 0 0 1 1 0 0 1 1 1 0
SALIDAS fA=B 1 0 0 0 0 1 0 0 0 0 1 0 0 0 0 1
A1A0
fA<B 0 1 1 1 0 0 1 1 0 0 0 1 0 0 0 0
00 01 11 10
00 0 1 1 1
01 0 0 1 1
11 0 0 0 0
10 0 0 1 0
fA>B = A1B1 + A0B1B0 + A1A0B0

00 01 11 10 00 1 0 0 0 01 0 1 0 0 11 0 0 1 0 10 0 0 0 1
fA=B = (A1B1)(A0B0)
00 01 11 10 00 0 0 0 0 01 1 0 0 0 11 1 1 0 1 10 1 1 0 0
fA<B = A1B1 + A1A0B0 +A0B1B0
DIAGRAMA:
48
III CIRCUITOS SECUENCIALES 3.1 FLIP - FLOP's

En este tema, se van a tratar los circuitos biestables, monoestables y los dispositivos lgicos estables, denominados multivibradores. Los dispositivos biestables se dividen en flip-flops y latches. Los biestables poseen dos estados estables, denominados SET (activacin) y RESET (desactivacin), en los cuales se pueden mantener indefinidamente, por lo que estos dispositivos son muy adecuados como elementos de almacenamiento. La diferencia bsica entre latches y flip-flops es la manera en que cambian de un estado a otro. Los flip-flops son los bloques bsicos para la realizacin de contadores, registros y otros circuitos de control secuencial. El multivibrador monoestable tiene un nico estado estable. Un monoestable produce un nico impulso de anchura controlada cuando se activa o dispara. El multivibrador estable no tiene ningn estado fijo y se emplea principalmente como oscilador, es decir, como generador de seales automantenido. Los osciladores de impulsos se emplean como fuentes de seales de temporizacin en los sistemas digitales. SR (SET RESET) JK D T
X1 : Xn LOGICA COMBINATORIA Z1 : Zn
Diagrama a bloque de los circuitos combinacionales.
x1 : xn
LOGICA COMBINACIONAL
z1 : zm
y1
...
yr
Yr
...
Y1
MEMORIA
:
Diagrama a bloque de los circuitos secuenciales.
49
x1, ..., xn z1, ..., zm y1, ..., yr Y1, ..., Yr
entradas salidas Estado presente Estado siguiente
x1 x x = 2 : xn
z1 z z = 2 : zn
y1 y y = 2 : yn
0/1
Y1 Y Y = 2 : Yn
Estado Actual A B C D
Entrada x 0 1 D/0 C/1 B/1 A/0 C/1 D/0 A/0 B/1
A 1/0 B 0/1 0/0
1/1 0/0
C 1/0
1/1 x/z
Tabla de Estados Diagrama de Estados
LATCHES:
El latch (cerrojo) es un tipo de dispositivo de almacenamiento de dos estados, que se suele agrupar en una categora diferente a las de los flip-flops. Bsicamente, los latches son similares a los flip-flops, ya que son tambin dispositivos de dos estados que pueden permanecer en cualquiera de sus dos estados gracias a su capacidad de realimentacin, lo que consiste en conectar (realimentar) cada una de las salidas a la entrada opuesta. La diferencia principal entre ambos tipos de dispositivos est en el mtodo empleado para cambiaar de estado.
LATCH S-R:
Un latch es un tipo de multivibrador biestable. Un latch S-R (Set-Reset) con entrada activa a nivel alto se compone de dos puertas NOR acopladas tal como se muestra en la figura (a); un latch S R con entrada activa a nivel bajo est formado por dos compuertas NAND conectadas tal como se muestra en la figura (b). Observe que la salida de cada puerta se conecta a la entrada de la puerta opuesta. Esto origina la realimentacin (feedback) regenerativa caracterstica de todos los multivibradores.
(a) Latch S-Rcon entrada activa a nivel alto

(b) Latch S R con entrada activa a nivel bajo

50
FLIP-FLOPS DISPARADOS POR FLANCO:

Los flip-flops son dispositivos biestables sncronos. En este caso, el trmino sncrono significa que la salida vara de estado nicamente en un instante especfico de una entrada de disparo denominada reloj (Clock,CLK), la cual recibe el nombre de entrada de control, C. Esto significa que los cambios en la salida se producen sincronizadamente con el reloj. Un flip-flop es un dispositivo sncrono biestable. Un flip-flop disparado por flanco cambia de estado con el flanco positivo (flanco de subida) o con el flanco negativo (flanco de bajada) del impulso de reloj y es sensible a sus entradas slo en esta transicin del reloj. Los smbolos lgicos de estos dispositivos se muestran en la siguiente figura. Observe que pueden ser disparados por flanco positivo (no hay crculo en la entrada C) o por flanco negativo (hay un crculo en la entrada C). La clave para identificar un flip-flop disparado por flanco mediante su smbolo lgicola da el tringulo que se encuentra dentro del bloque en la entrada del reloj (c). El tringulo se denomina indicador de entrada dinmica.
FLIP FLOP - SR
SIMBOLO:
ENTRADAS S - SET R - RESET Qn - ESTADO PRESENTE Q' - ESTADO PRESENTE NEGADO Qn+1 - ESTADO SIGUIENTE SALIDAS
3.2 TABLA DE FUNCION S 0 0 1 1 R 0 1 0 1 Qn+1 Qn 0 1

no permitido
COMPARATIVA DE ESTADOS
0 1 0 0 1 1 No Permitidos
S R Qn
0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1
Qn+1
Qn Qn+1 0 0
0 1 1 1 0 1
S 0 0 1 0 0 1
R 0 1 0 1 0 0
Qn Qn+1 0 0 0 1 1 0 1 1
S 0 1 0 X
R X 0 1 0
51
FLIP FLOP - JK
SIMBOLO:
CK CK - PULSO DE RELOJ SALIDAS
TABLA DE FUNCION:
J K 0 0 0 1 1 0 1 1 Qn+1 Qn 0 1 Qn J K Qn
0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1
COMPARATIVA DE ESTADOS:
Qn+1
0 1 0 0 1 1 1 0
Qn Qn+1 0 0
0 1 1 1 0 1
J 0 0 1 1 0 1 0 1
K 0 1 0 1 1 1 0 0
Qn 0 0 1 1
Qn+1 0 1 0 1
J 0 1 X X
K X X 1 0
EJERCICIOS:
1. Disee un contador descendente de dos bits. Este es un circuito secuencial con dos flipflops y una entrada X. Cuando X=0, el estado de los flip-flops no cambia. Cuando X=1, la secuencia de estado es 11, 10, 01, 00, 11 y repeticin. 2. Disee un circuito secuencial con dos flip-flops JK: A y B; y dos entradas: E y X. Si E=0, el circuito permanece en el mismo estado a pesar del valor de X. Cuando E=1 y X=1, el circuito pasa atravez de transiciones de estado de 00 a 01 a 10 a 11 y devuelta a 00 y repeticin. Cuando E=1 y X=0, el circuito pasa atravez de transiciones de 00 a 11 a 10 a 01 y devuelta a 00, y repeticin. 3. Disear un contador que genere la siguiente secuencia. Utilizar flip-flops JK. 00, 10, 01, 11, 00, ... 4. Disear un contador que genere la siguiente secuencia binaia. Utilizar flip-flops JK. 1, 4, 3, 5, 7, 6, 2, 1, ... 5. Disear un contador que genere la siguiente secuencia binaria. Utilizar flip-flops JK. 0, 9, 1, 8, 2, 7, 3, 6, 4, 5, 0, ...
52
SIMBOLO
TABLA DE FUNCION
CIRCUITO EQUIVALENTE
ECUACION CARACTERISTICA
PR S CK R CLR Q' Q
S 0 0 1 1
R 0 1 0 1
Qn+1 Qn 0 1 N.A.
Qn+1 = S + R' Qn
N.A. Not Allowet
PR J CK K CLR Q' Q
J 0 0 1 1
K 0 1 0 1
Qn+1 Qn 0 1 Q'n
PR S CK Q
Qn+1 = K' Qn + JQ'n

Q'
R CLR
Q'
PR D CK Q' CLR Q
D 0 1
Qn+1 0 1
D
S CK R
PR Q
Qn+1 = D
Q'
CLR
PR Q T (CK) Q' CLR
PR
T 0 1
Qn+1 Qn Q'n
CK R CLR Q'
Qn+1 = T'Qn + TQ'n
Tabla comparativa de los flip flops: S R, J K, D, y T
53
Diseo de un contador binario sncrono y de secuencia 0, 2, 4, 6, 8, 10, 12, 14, y se anille. Use para ello FF-JK.
Como propuesta, usar 4 flip flop JK
Declarar en una tabla los estados implicados:

ESTADOS QD QC QB QA Decimal 0 2 4 6 8 10 12 14 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 0 0 0 0 0 0 0 CONDICIONES JKs JD KD JC KC J B K B JA K A 0 0 0 1 X X X X X X X X 0 0 0 1 0 1 X X 0 1 X X X X 0 1 X X 0 1 1 X 1 X 1 X 1 X X 1 X 1 X 1 X 1 0 0 0 0 0 0 0 0 X X X X X X X X Qn Qn+1 0 0 0 1 1 0 1 1 J 0 0 1 1 K 0 1 0 1 J K 0 X 1 X X 1 X 0 Qn+1 Qn 0 1 Qn
Tabla Comparativa de Estados
Tabla de Funcin FF-JK
Vaciar funciones a mapas de Karnaugh y simplificar:

BA 00 0 0 X X 01 11 10 0 1 X X 00 X X 0 0 01 11 10 X X 1 0
NOTA: Los espacios en blanco se consideran condiciones irrelevantes (Dont care)

00 0 X X 0 01 11 10 1 X X 1 00 X 0 0 X 01 11 10 X 1 1 X
DC
00 01 11 10
JD = QCQB
BA 00 1 1 1 1
00 01 11 10
00 01 11 10
00 01 11 10
KD = QCQB
JC = QB
KC = QB
01
11
DC
00 01 11 10
10 X X X X
JB = 1
00 01 11 10
00 X X X X
01
11
10 1 1 1 1
00 01 11 10
00 0 0 0 0
01
11
10 0 0 0 0
00 01 11 10
00 X X X X
01
11
10 X X X X
KB = 1
JA = 0
KA = 1
Ck QA QB QC QD
54
Ck Qn Qn
Flip Flop J K
Carta de tiempo para un FF - JK
Ck QA QB QC QD
Contador Binario Asncrono de 0 - 15
Carta de Tiempo para Contador Asncrono
Ck QA QB QC QD
Ck QA QB QC QD
Contador BCD, Ascendente - Descendente SN74192
55
Ejemplo Diseo de un contador binario sncrono, de secuencia 31, 21, 29, 5, 10, 7, 4, 2, 0 y se anille. Use para ello FF-JK. Declarar en una tabla los estados implicados:
ESTADOS
Deci mal
CONDICIONES JKs JE X X X 0 0 0 0 0 1 KE 0 0 1 X X X X X X JD X 1 X 1 X 0 0 0 1 KD 1 X 1 X 1 X X X X JC X X X X 1 X X 0 1 KC 0 0 0 1 X 0 1 X X JB X 0 0 1 X X 1 X 1 KB 1 X X X 0 1 X 1 X JA X X X X 1 X 0 0 1 KA 0 0 0 1 X 1 X X X
31 21 29 5 10 7 4 2 0
QE QD QC QB QA 1 1 1 1 1 1 0 1 0 1 1 1 1 0 1 0 0 1 0 1 0 1 0 1 0 0 0 1 1 1 0 0 1 0 0 0 0 0 1 0 0 0 0 0 0
Qn Qn+1 0 0 0 1 1 0 1 1 J 0 0 1 1 K 0 1 0 1
J K 0 X 1 X X 1 X 0 Qn+1 Qn 0 1 Qn
Tabla Comparativa de Estados
Tabla de Funcin FF-JK
Q DC 0 0 0 1 1 1 1 0
E' BA 00 01 11 10 1 0 0 0 0 0 JE = Q'cQ'B
E 0 0 01 11 10 x x
Q DC 0 0 0 1 1 1 1 0
E' BA 00 01 11 10 x x x x x x KE = QDQ'B
E 0 0 01 11 10 0 1
Q DC 0 0 0 1 1 1 1 0
E' BA 00 01 11 10 1 0 0 1 0 x
E 0 0 01 11 10 1 x
Q DC 0 0 0 1 1 1 1 0
E' BA 00 01 11 10 x x x x x 1 KD = 1
E 0 0 01 11 10 x 1
JD = Q'BQA + Q'CQ'B
Q DC 0 0 0 1 1 1 1 0
E' BA 00 01 11 10 1 0 x x x 1
E 0 0 01 11 10 x x
Q DC 0 0 0 1 1 1 1 0
E' BA 00 01 11 10 x x 1 1 0 x
E 0 0 01 11 10 0 0
JC = Q'B + QD
KC = Q'EQ'B
56
Q DC 0 0 0 1 1 1 1 0
E' BA 00 01 11 10 1 x 1 1 x x JB = Q'E
E 0 0 01 11 10 0 0
Q DC 0 0 0 1 1 1 1 0
E' BA 00 01 11 10 x 1 x x 1 0
E 0 0 01 11 10 x x
KB = Q'D + QC
Q DC 0 0 0 1 1 1 1 0
E' BA 00 01 11 10 1 0 0 x x 1
E 0 0 01 11 10 x x
Q DC 0 0 0 1 1 1 1 0
E' BA 00 01 11 10 x x x 1 1 x KA = Q'E
E 0 0 01 11 10 0 0
JA = QD + Q'CQ'B
Circuito para conteo 31, 21, 29, 5, 10, 7, 4, 2, 0
0 31 21 29 5
10
31 21 29 5
10
Ck QA QB QC QD QE
Carta de tiempo para conteo 31, 21, 29, 5, 10, 7, 4, 2, 0
57
Ejemplo Diseo de un contador binario sncrono, de secuencia 50, 0, 20, 80, 100, 125, 10, 5, 12, 98, 77, 65, 90, 15, 31, 63, 127 y se anille. Use para ello FF-JK.
Declarar en una tabla los estados implicados:
ESTADOS
Decimal
CONDICIONES JKs QB 1 0 0 0 0 0 1 0 0 1 0 0 1 1 1 1 1 QA 0 0 0 0 0 1 0 1 0 0 1 1 0 1 1 1 1 JG 0 0 1 X X X 0 0 1 X X X X 0 0 1 X KG X X X 0 0 1 X X X 0 0 0 1 X X X 1 JF X 0 0 1 X X 0 0 1 X 0 0 0 0 1 X X KF 1 X X X 0 1 X X X 1 X X X X X 0 0 JE KE X 1 1 X X 0 X 1 1 X X 1 0 X 0 X 0 X 0 X 0 X 1 X X 1 1 X X 0 X 0 X 0 JD KD 0 X 0 X 0 X 0 X 1 X X 0 X 1 1 X X 1 1 X X 1 1 X X 0 X 0 X 0 X 0 X 1 JC K C 0 X 1 X X 1 1 X X 0 X 1 1 X X 0 X 1 1 X X 1 0 X 1 X X 0 X 0 X 0 X 1 JB KB X 1 0 X 0 X 0 X 0 X 1 X X 1 0 X 1 X X 1 0 X 1 X X 0 X 0 X 0 X 0 X 0 JA KA 0 X 0 X 0 X 0 X 1 X X 1 1 X X 1 0 X 1 X X 0 X 1 1 X X 0 X 0 X 0 X 1
50 0 20 80 100 125 10 5 12 98 77 65 90 15 31 63 127
QG QF 0 1 0 0 0 0 1 0 1 1 1 1 0 0 0 0 0 0 1 1 1 0 1 0 1 0 0 0 0 0 0 1 1 1
QE 1 0 1 1 0 1 0 0 0 0 0 0 1 0 1 1 1
QD 0 0 0 0 0 1 1 0 1 0 1 0 1 1 1 1 1
QC 0 0 1 0 1 1 0 1 1 0 1 0 0 1 1 1 1
Aplicando mapas de Karnaugh se determinan las ecuaciones para J y K correspondientes:

Q
BA DC
E' 00 10 11 10 00 01
E 11 10 00 01
E' 11 10 00 01
E 11 10
Q
BA DC
E' 00 10 11 10 00 01
E 11 10 00 01
E' 11 10 00 01
E 11 10
00 F' 01 11 10 00 F 01 11 10
0 0 1 0 0 0 x 1 1 0
x x
x
F'
00 01 11
x x x x x x 0 x KG = QEQD x x
0 0 1 0 1 1
x x
F
10 00 01 11 10
x x
JG = QCQ'A + QFQD
Q
BA DC
E' 00 10 11 10 00 01
E 11 10 00 01
E' 11 10 00 01
E 11 10
Q
BA DC
E' 00 10 11 10 00 01
E 11 10 00 01
E' 11 10 00 01
E 11 10
00 F' 01 11 10 00 F 01 11 10
0 0 1 0 0 x x x 1 1
0 0
1
F'
00 01 11
x x x x 1 0 0 KF = QEQB + Q'C x x
x x
0 x
F
10 00 01 11 10
x 1 1 0
x x
JF = QGQEQ'B + QDQC'A + QEQA
58
Q
BA DC
E' 10 00 01 11 10 00 01 E 11 10 F' Q
BA DC
E' 00 10 11 10 00 01
E 11
E' 00 10 11 10 00 01
E 11 10 00 01
E' 11 10 00 01
E 11 10
00 F' 01 11 10 00 F 01 11 10
1 0 0 1 0 x 1 x x x
1 0
00 01 11
x x x x x 1 x 0 0 0
x x
x 0
F
10 00 01 11 10
1 x 1 0
x x
JE = Q'CQ'B + QFQC + QBQA

Q
BA DC
KE = QGQ'B + Q'C
E 10 00 01 11 10 F' Q
BA DC
E' 00 10 11 10 00 01
E 11 10 00 01
E' 11
E' 00 10 11 10 00 01
E 11 10 00 01
E' 11 10 00 01
E 11 10
00 F' 01 11 10 00 F 01 11 10
0 1 x x x 0 1 x JD = QGQF + QA 0 x
1 x
00 01 11
x x 1 0 1 x x 0 x 0
x 1
x 1
F
10 00 01 11 10
0 x 0 1
x x
KD = QGQ'E + Q'EQ'A + QGQFQB

E' E 10 00 01 11 10 F' Q
BA DC
Q
BA DC
E' 00 10 11 10 00 01
E 11 10 00 01
E' 00 10 11 10 00 01
E 11 10 00 01
E' 11 10 00 01
E 11 10
11
00 F' 01 11 10 00 F 01 11 10
1 x x x 1 0 x x x x
0 x
00 01 11
x 0 1 0 x x 0 0 1 0
x 1
1 1
F
10 00 01 11 10
x x 1 1
x x
JC = Q'FQ'A + QGQF
Q
BA DC
KC = Q'FQ'A + QGQD
E' E 10 00 01 11 10 F' Q
BA DC
E' 00 10 11 10 00 01
E 11 10 00 01
E' 00 10 11 10 00 01
E 11 10 00 01
E' 11 10 00 01
E 11 10
11
00 F' 01 11 10 00 F 01 11 10
0 0 1 x x x 0 x 0 x
1 0
00 01 11
x x x 0 1 1 x 0 x 0
x x
x x
F
10 00 01 11 10
x 1 x 0
1 x
JB = Q'CQA + QDQ'A + QFQE

Q
BA DC
KB = Q'D + Q'EQ'A
E 10 00 01 11 10 F' Q
BA DC
E' 00 10 11 10 00 01
E 11 10 00 01
E' 11
E' 00 10 11 10 00 01
E 11 10 00 01
E' 11 10 00 01
E 11 10
00 F' 01 11 10 00 F 01 11 10
0 x 0 x 1 0 1 x
x 0 x x
0 1 1
F
00 01 11 10 00 01 11 10
x 1 x 0 x x x 0 x 0
1 0
x x x 1 1
59
x x
JA = QDQB + QGQF
KA = QGQF + Q'D
Circuitopara contador 50, 0, 20, 80, 100, 125, 10, 5, 12, 98, 77, 65, 90, 15, 31, 63, 127 31 63 127 50 0 20 80 100 125 10 5 12 98 77 65 90
Ck QA QB QC QD QE QF QG
Carta de tiempo para contador 50, 0, 20, 80, 100, 125, 10, 5, 12, 98, 77, 65, 90, 15, 31, 63, 127
60
PROYECTO SEMIFINAL: CONTADOR DE 4 SECUENCIAS

Diseo de los cuatro conteos diferentes Obtencin de ecuaciones de J y K para cada FF ( 32 ecuaciones en total ) Comprobar y/o simular cada uno de los conteos, con las ecuaciones simplificadas.
IMPLEMENTACIN
Generar una lista de todos los dispositivos que intervengan. Arquitectura o distribucin de dichos dispositivos sobre las tablillas. Polarizacin de todos los dispositivos que intervienen en el diseo. Probar dicha polarizacin, con multmetro o con LED
74153 ( multilexor 4-1) Usar 4 integrados Habilitar cada uno de los Strobe (aterrizar pines 1 y 15 de cada integrado) Unir las selecciones, A-A y B-B, para con ello seleccionar el conteo (14-14-14-14 y 2-2-2-2) 7476 ( flip-flop JK con clear y preset) Unir los Pines del reloj (1-6-1-6), recuerda que es sncrono y que actan con flanco de bajada Unir los Clear (3-8-3-8), para poder limpiar en cualquier momento Unir los Preset (2-7-2-7), para que exista un 15 binario cuando se requiera 7448 ( decodificador BCD-7 segmentos ) Ya conectados a cada digito del display: S1 Puentear los pines lamp-test ( 3-3) 0 Puentear los pines RB/out put (4-4) 0 Puentear los pines RB/in put (5-5) 1 48 de las decenas: aterrizar entradas D, C, y B. 1 DECODIFICADOR BINARIO-BCD Uso del 7483 para correccin, Aterrizar B3, B1, y C0. INTERFACE DE MUX CON FFs Conectar las salidas Y1 de los Mux a la entrada J del FF correspondiente Conectar las salidas Y2 de los Mux a la entrada K del FF correspondiente
SB SA
S0 0 1 0 1
1er 2 3er 4
Salida conteo conteo conteo conteo
Introduzca primer conteo y compruebe ...., despus segundo y conmute para probar 1 y 2 ...., y as sucesivamente
Conexin de Ecuaciones:
1er Conteo se conectar JD1 en entrada 1C0 se conectar KD1 en entrada 2C0 se conectar JC1 en entrada 1C0 se conectar KC1 en entrada 2C0 se conectar JB1 en entrada 1C0 se conectar KB1 en entrada 2C0 se conectar JA1 en entrada 1C0 se conectar KA1 en entrada 2C0 3er Conteo se conectar JD3 en entrada 1C2 se conectar KD3 en entrada 2C2 se conectar JC3 en entrada 1C2 se conectar KC3 en entrada 2C2 se conectar JB3 en entrada 1C2 se conectar KB3 en entrada 2C2 se conectar JA3 en entrada 1C2 se conectar KA3 en entrada 2C2
del 1er mux del 2 mux del 3 mux del 4 mux del 5 mux del 6 mux del 7 mux del 8 mux del 1er mux del 2 mux del 3 mux del 4 mux del 5 mux del 6 mux del 7 mux del 8 mux
2 Conteo se conectar JD2 en entrada 1C1 se conectar KD2 en entrada 2C1 se conectar JC2 en entrada 1C1 se conectar KC2 en entrada 2C1 se conectar JB2 en entrada 1C1 se conectar KB2 en entrada 2C1 se conectar JA2 en entrada 1C1 se conectar KA2 en entrada 2C1 4 Conteo se conectar JD4 en entrada 1C3 se conectar KD4 en entrada 2C3 se conectar JC4 en entrada 1C3 se conectar KC4 en entrada 2C3 se conectar JB4 en entrada 1C3 se conectar KB4 en entrada 2C3 se conectar JA4 en entrada 1C3 se conectar KA4 en entrada 2C3
del 1er mux del 2 mux del 3 mux del 4 mux del 5 mux del 6 mux del 7 mux del 8 mux del 1er mux del 2 mux del 3 mux del 4 mux del 5 mux del 6 mux del 7 mux del 8 mux
61
g1 f1 e1 d1 c1 b1 a1
g0 f0 e0 d0 c0 b0
48
g1 f1 e1 d1 c1 b1 a1
g0 f0 e0 d0 c0 b0 a0
48
BCD / 7 Segmentos
BCD / 7 Segmentos
D1 C1 B1 A1
D0 C0 B0 A0
A1
D0 C0 B0 A0
83 + 08 + 32
Binario / BCD D C B A
QD
JD KD
S1 1Y S0 1C3 1C2 1C1 1C0
2Y 2C3 2C2 2C1 2C0
QC
JC KC
QB
JB KB
QA
JA KA
1Y 2Y
76s
153s
1C3 1C2 1C1 1C0
2C3 2C2 2C1 2C0
JD4 JD3 JD2 JD1
KD4 KD3 KD2 KD1

JC4 JC3 JC2 JC1 JB4 JB3 JB2 JB1
JA4 JA3 JA2 JA1

KC4 KC3 KC2 KC1 KB4 KB3 KB2 KB1
KA4 KA3 KA2 KA1
Esquema para el contador de 4 secuencia distintas
62
"Cronometro", Segundos y Minutos
63
IV MEMORIAS
MEMORIAS SEMICONDUCTORAS
Son dispositivos de almacenamiento de datos binarios de largo plazo o corto plazo. Las principales memorias son: Semiconductoras, Magnticas y Optica. Las memorias semiconductoras estn formadas por matrices de elementos de almacenamiento que pueden ser latches, condensadores o cualquier otro elemento de almacenamiento de carga.
1 2 3 4 5 6 7 8 1 2 3 4 5 6 7 8
1 2 3 4 5 : : 15 16 1 2 3 4 Matriz 16 x 4
1 2 3 4 5 : : 63 64 1
Matriz 64 x
Matriz de almacenamiento de 8 x 8
1 2 3 4 5 6 7 8 1 2 3
___
1 2 3 4 5 6 7 8 5 6 7 8
___ ___ ___ ___ ___ ___ ___ ___
Direccin del bit 5,4
Direccin del Byte 3
Bus de Direcciones
Decodificador de Direcciones
Matriz de Memoria
Bus de Datos
Lectura
Escritura
Diagrama a bloques de una memoria

Registro de Registro de Direcciones

101 0 1 Decodificador 2 de 3 Direcciones 4 5 6 7 1 1 0 1 1 1 0 1 1 0 1 1 1 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 1 0 0 0 1 0 0 1 0 0 0 1 0 0 1 1 0 0 1 1 1 1 0 0 1 0 0 1 0 1 0 1 0 1
Datos
10001101
Bus de Direcciones
Bus de Datos
Escritura
Fig.
Operacin de Escritura
Registro de Registro de Direcciones

011 0 1 Decodificador 2 de 3 Direcciones 4 5 6 7 1 1 0 1 1 1 0 1 1 0 1 1 1 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 1 0 0 0 1 0 0 1 0 0 0 1 0 0 1 1 0 0 1 1 1 1 0 0 1 0 0 1 0 1 0 1 0 1
Datos
11000011
Bus de Direcciones
B Bus de Datos
Lectura Fig. Operacin de Lectura
65
V PLD'SDISPOSITIVOS LOGICOS PROGRAMABLES (PLDs)

Los PLDs son matrices de compuertas lgicas empaquetadas en un solo chip y que pueden ser programadas para desempear funciones lgicas definidas segn las necesidades del usuario. Se utilizan en muchas aplicaciones para remplazar a los SSI y MSI, ya que ahorran espacio y reducen el numero y el costo de los dispositivos en un diseo. Se clasifican en: PROM Memoria Programable de Solo Lectura Programmable Read-Only Memory PLA Programmable Logic Array Matriz Lgica Programable PAL Programmable Array Logic Matriz Lgica Programable GAL Matriz Lgica Genrica Generic Array Logic Matrices Programables.- Todos los PLDs estn formados por matrices programables. Una matriz programable es una red de conductores distribuidos en filas y columnas con un fusible en cada punto de interseccin. Las matrices pueden ser fijas o programables. La Matriz OR.- Se programa fundiendo los fusibles para eliminar las variables seleccionadas de las funciones de salida. Observe figuras siguientes:
Fig. pld1
a) Matriz OR No programada
b) Matriz OR programada
Fig. pld2
a) Matriz AND No programada
b) Matriz AND programada
66
Fig. pld3 Diagrama simplificado de unaPAL programada
Entradas 1 Entrada 2
Matriz AND fija
Matriz OR programable
Salida 1 Salida 2
Matriz AND progra mable
Matriz OR programable
Entrada n
Salida m
Diagrama a bloques de una PROM
Diagrama a bloques de un PLA
Matriz AND Progra mable
Matriz OR fija y lgica de salida
Matriz AND progra mable
Matriz OR fija y lgica de salida progra mable
Diagrama a bloques de un PAL
Diagrama a bloques de una GAL
PAL 10 L 8
Matriz Lgica Programable Diez Entradas Ocho Salidas Salida activa en Nivel Bajo
GAL 16 V 8
Matriz Lgica Genrica Diecisis Entradas Ocho Salidas Configuracin de Salida Variable
67
VI CONVERTIDORES
DIGITAL ANALOGICO (DAC, Digital to Analog Converter) ANALOGICO - DIGITAL (ADC, Analog to Digital Converter)
Convertidor Digital Analgico (DAC).- Conjunto de dispositivos electrnicos los cuales

permiten convertir una seal digital en una seal analgica
Resistencias Ponderadas (Weighted Resistor) En escalera R-2R (R-2R Ladde)

Resistencias ponderadas.- Este mtodo utiliza una red de resistencias en la que los valores de las resistencias representan los pesos binarios de los bits de la entrada digital.
A3
Entrada digital A2 A1 A0
D 1
C 1
B 1
A 1
Salida analgica Vout 15

Circuito convertidor digital / analgico (DAC)
El circuito anterior muestra un convertidor DIGITAL / ANALOGICO, es una red pasiva de resistencias que convierten una palabra de 4 bits paralelos (A3A2A1A0), de entrada a una tensin analgica (Vout). Observe que la configuracin utilizada es un inversor, y tambin sumador por lo que la ecuacin es: 1000 1000 1000 1000 1 + 1 + 1 + 1 = 1 + 2 + 4 + 8 = 15volts 1000 500 250 125
Vout =
68
CARACTERISTICAS DE FUNCIONAMIENTO DE LOS CONVERTIDORES A/D Resolucin, Linealidad, Monotonicidad, Tiempo de establesimiento
Resolucin.- Es el recproco de nmero de escalones discretos de la salida. Por supuesto depende del numero de bits de la entrada. 1 1 Ejemplo, un DAC de 4 entradas tiene una resolucin 4 = , y s se expresa como 2 1 15 1 (100) = 6.67% . El nmero total de escalones discretos es igual 2n-1, donde porcentaje : 15 n es el numero de bits. La resolucin tambin puede ser el nmero de bits que se convierten. Precisin.- Es la comparacin de la salida de un DAC y la salida esperada. Se expresa como un porcentaje de la tensin de salida a fondo de escala o mxima. Ejemplo, s la salida a fondo de un DAC es 10 V y la precisin es de 0.1%, entonces el error mximo para cualquier tensin de salida es (10V)((0.001)=10 mV Idealmente, y como mucho debera ser del LBS. Para un DAC de 8 bits, 1 LBS es 1 = 0.0039 (el 0.39 % del fondo de escala), La precisin deber ser 0.2% 256 Linealidad.- Un error lineal es una desviacin de la salida ideal (una lnea recta) del DAC. Un caso especial es el error de Offset, que es la tensin de salida cuando los bits de entrada son todos ceros. Monotonicidad.- Un DAC es monotnico si no produce escalones inversos cuando se le aplica secuencialmente su rango de bits de entrada. Tiempo de Establecimiento.- Se define como el tiempo que tarda un DAC en quedar dentro de del LBS del valor final cuando se produce un cambio en la entrada.
69
RESISTENCIAS PONDERADAS
R 20 R R1 = 1 2 R R2 = 2 2 R R3 = 3 2 R0 =
Vo = I f R f = I S R f = Vo = Rf 3 (2 A3 + 2 2 A2 + 21 A1 + 2 0 A0 ) R
TOPOLOGIA R 2R
V0 =
R f V R S 3 S 2 S1 S 0 + + + 3 R 21 2 2 2 3 2 4 R f VR 3 V0 = 2 S 3 + 2 2 S 2 + 21 S 1 + 2 0 S 0 48 R
)
70
CONVERTIDORES ANALOGO A DIGITAL (ADC)
Flash.
FLASH ( Paralelo) RAMPA DIGITAL (Rampa en Escalera, Mtodo Contador) PENDIENTE SIMPLE DOBLE PENDIENTE APROXIMACIONES SUCESIVAS COMERCIAL
Comparador
7 6 5 1 4 2 3 4 2 1 0 EN D1 D1 D2 Salida Binaria Paralelo
I. Muestreo
ADC Flash de 3 bits

Div. de voltaje donde Vref es la fuente
2n 1 Comparadores No necesita comparador para el caso en que todos sean cero Desventaja, el No. de comparadores para una cantidad binaria razonable Ventaja, Tiempo de conversin rpido
71
Funcionamiento.- El Vref de cada comparador se establece mediante un divisor de voltaje. La salida de cada comparador se conecta a una entrada del codificador de prioridad. El codificador se muestrea mediante un impulso aplicado a la entrada de habilitacin, y el cdigo de 3 bits que representa el valor de la entrada analgica se presenta en la salida del codificador. El cdigo binario queda determinado por la entrada de mayor orden a nivel alto. La velocidad de muestreo determina la precisin con la que la secuencia de cdigos digitales representa la entrada analgica al ADC. Cuanto mas muestras se toman en una determinada unidad de tiempo, ms precisa es la seal digital que representa a la seal analgica. Ejemplos 13-3
72
ANALOGO DIGITAL DE RAMPA DIGITAL (Rampa en escalera)
Entrada Analgica
ADC
Salida Digital
Se emplea un DAC y un Contador Binario para generar el valor digital de una entrada analgica. Ver Fig. 13-15
Funcionamiento:
1. Suponemos que el contador se inicializa en el estado Reset y la salida del DAC es cero 2. Se aplica a la entrada una tensin analgica 3. Cuando la seal de entrada sobrepasa a la seal de referencia, el comparador conmuta su salida a nivel alto, y activa a la compuerta AND. 4. Los pulsos de reloj hacen que el contador avance, produciendo de esta manera una tensin de referencia en escalera a travs del DAC 5. El contador contina pasando de un estado al siguiente, generando escalones mas altos en la tensin de referencia. 6. Cuando la tensin de referencia alcanza a la tensin de entrada analgica, la salida del comparador pasa a nivel bajo, deshabilitando a la compuerta AND e interrumpiendo el Clock, provocando que el contador se detenga. 7. El estado binario del contador en ese momento es igual al numero de escalones requeridos (de la tensin de referencia), para hacer a la referencia igual mayor a la seal analgica de entrada. 8. Por su puesto, este nmero binario representa el valor de la entrada analgica. 9. La lgica de control carga la cuenta binaria a los latches y pone a cero el contador, inicindoce despus otra secuencia para muestrear el valor de entrada. El mtodo de rampa digital es mas lento que el mtodo flash porque, en el caso peor de entrada mxima, el contador debe pasar a travs del nmero mximo de estados antes de realizar la conversin. Para una conversin de 8 bits, esto significa un mximo de 256 estados.
73
74
75
76

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Ing. Anselmo Ramrez Gonzlez mcfs y vuo

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Ing. Anselmo Ramrez Gonzlez mcfs y vuo

Por Equipo de Trabajo (20)

Programador de PLD c/software Terminal PC Analizador Lgico

5 Para el Lab. de Digitales

Licencias para RED

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ai Dgito entero i cuando n 1 i 0 ai Dgito fraccionario i cuando 1 i m

CONVERSIONES DE SISTEMA DECIMAL A BINARIO, HEXADECIMAL.

10 10102 Por divisin sucesiva: 10 0 5 1 2 0 1 1 16F.0DH ________10 13*16-2+15*160+6*161+1*162= 367.05078

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1.1.2 CONVERSIONES DE SISTEMAS NUMERICOS:

10102 ____________10 0*20 + 1*21 + 0*22 + 1*23 = 10

7218 ____________10 1*80 + 2*81 + 7*82 = 465

3A1H ____________10 1*160 + 10*161 + 3*162 = 929

43215 ____________10 1*50 + 2*51 + 3*52 + 4*53 = 586

32134 ____________10 3*40 + 1*41 + 2*42 + 3*43 = 231

721.5_____________10 5*8-1+1*80+2*81+7*82 = 465.625

1010.12___________10 1*2-1+0*20+1*21+0*22+1*23 = 10.5

2BB.AH__________10 10*16-1+11*160+11*161+2*162 = 699.625

1111.112_________10 1*2 +1*2 +1*2 +1*2 +1*2 +1*2 = 15.75

621.078 _________10 7*8-2+1*80+2*81+6*82 = 401.109375

1101.012 ________10 1*2-2+0*2-1+1*20+1*22+1*23 = 13.25

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134.75 10000110.112 134 67 33 16 8 4 2 1 0 1 1 0 0 0 0 1

0.75*2 = 1.50 0.50*2 = 1.00

6 01102 32.05 100000.000011002 134.75 10000110.112

13 11012 D16 158 99.9 1100011.11100112

30A.0BH 001100001010.000010112 111 111 1012 1FDH 2738 BBH 6 01102

13 11012 D16 158 99.9 1100011.11100112 134.75 10000110.112

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473.25 111011001.0102 473 236 118 59 29 14 7 3 1 1 0 0 1 1 0 1 1 1

0.38*16=6.08 0.08*16=1.28 0.28*16=4.48

0.25*2= 0.50 0.50*2= 1.00

0.38*8=3.04 0.04*8=0.32 0.32*8=2.56 0.56*8=4.48

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complemento r r n N complemento r 1 r n r m N DECIMAL 10 9 BINARIO 2 1 OCTAL 8 7

COMPLEMENTO r COMPLEMENTO r-1

Obtenga el complemento a 10 ( r ) de 1998

104 1998 = 10000 1998 = 8002

Complemento de 8002 104 8002 = 1998

OBTENCION DEL COMPLEMENTO A 2 DE:

11012 r 112 1011102 r 100102 = 24 11012 = 00112 = 26 10110 = 100102 = 16 13 = 3 = 64 46 = 18

10102 r 1102 = 24 1010 = 1102 = 16 10 = 6

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Cambiar ceros por unos y unos por ceros. r n r m N r 1 10102 01012

r 1 10112 01002 r 1 1010.12 0101.02

RESTA BINARIA CON COMPLEMENTOS.

1010 1010 -101 r 1011 + 0101 1 0101

1011101 1011101 - 1100110 r 0011010 + 0001001 - 0001001 0 1110111 r

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RESTA BINARIA CON COMPLEMENTO A UNO.

1.1.4 OPERACIONES BINARIAS. SUMA BINARIA: A +B C S

1er termino 2o termino Suma

Carry (acarreo) EJEMPLOS:

100 +11 111 1111 + 101 1011 11111

101 + 11 1000 11111 1111 + 111 110101

1011 + 111 10010

1011 10000 + 11010 110101

10 10102 Por divisin sucesiva: 10 0 5 1 2 0 1 1 16F.0DH ________10 1316-2+15160+6161+1162= 367.05078

10102 ____________10 020 + 121 + 022 + 123 = 10

7218 ____________10 180 + 281 + 7*82 = 465

3A1H ____________10 1160 + 10161 + 3*162 = 929

43215 ____________10 150 + 251 + 352 + 453 = 586

32134 ____________10 340 + 141 + 242 + 343 = 231

721.5_____________10 58-1+180+281+782 = 465.625

1010.12___________10 12-1+020+121+022+1*23 = 10.5

2BB.AH__________10 1016-1+11160+11161+2162 = 699.625

1111.112_________10 12 +12 +12 +12 +12 +12 = 15.75

621.078 _________10 78-2+180+281+682 = 401.109375

1101.012 ________10 12-2+02-1+120+122+1*23 = 13.25

0.752 = 1.50 0.502 = 1.00

0.3816=6.08 0.0816=1.28 0.28*16=4.48

0.252= 0.50 0.502= 1.00

0.388=3.04 0.048=0.32 0.328=2.56 0.568=4.48

X(X+Y) = X X+Y X ( X+Y ) 0 0 0 1 1 1 1 1

f0(x1, x2, x3, x4, x5) =B+D+F+G+H+I