Tema 4 Flip-Flops 2009

Flip-Flops
Introduccin a los Sistemas Lgicos y Digitales 2009
Sergio Noriega Introduccin a los Sistemas Lgicos y Digitales - 2008
Flip-Flops CLASIFICACIN SEGN TIPO DE SINCRONISMO

FLIP-FLOPS ASINCRNICOS (No hay entrada de reloj) FLIP-FLOPS SINCRNICOS Sensibles a nivel de reloj (1) Sensibles a flanco de reloj (2)
CLASIFICACIN SEGN TIPO DE FUNCIN

FLIP-FLOPS ASINCRNICOS: FLIP-FLOPS SINCRNICOS: Tipo /S/R Tipo RS Tipo D (Delay) Tipo T (Toogle) Tipo JK
NOTA: Algunos autores llaman en general a los Flip-flops como biestables y en particular a (1) como latches y a (2) como Flip-flops. Sergio Noriega Introduccin a los Sistemas Lgicos y Digitales - 2008
Flip-Flops
Concepto de memoria
C A
A B
B=C
En este ejemplo, una vez que la salida se pone a 1 por la realimentacin que existe con la entrada no hay manera alguna de que la salida siga respondiendo a la entrada A. Esto esconde una cierta capacidad de memorizar un evento ya que ahora a diferencia de los circuitos combinatorios nos encontramos con uno del tipo secuencial: Aqu la salida no slo depende de la entrada sino adems de su estado previo. ESTE CONCEPTO ES MUY IMPORTANTE YA QUE LA CAPACIDAD DE UN CIRCUITO DE MEMORIZAR DA ORIGEN A UNA SERIE DE DISPOSITIVOS TALES COMO FLIP-FLOPS, CONTADORES, REGISTROS DE DESPLAZAMIENTO, MICROPROCESADORES, MEMORIAS, ETC. Sergio Noriega Introduccin a los Sistemas Lgicos y Digitales - 2008
Flip-Flops
Elemento bsico de memoria: El Flip-Flop asincrnico
Una manera de poder almacenar un estado lgico a la salida de una compuerta sera la de aplicar en un dado momento una tensin a su entrada para que la salida vaya a 0 1
Una manera mas interesante es la de emplear por ejemplo lo siguiente para poder disponer de dos entradas de control. +Vcc 0V El problema es la carga R de realimentacin que degrada la operacin de la compuerta.
Flip-Flops
/Q
FLIP-FLOPS ASINCRNICOS
Q
/set 0V /reset
Esto mejora ya que disponemos de la salida Q (Q) y su negacin (/Q) La entrada /reset es tal que activa el borrado de Q (ponerla a 0) con un valor de esa entrada en bajo (por eso el signo de negacin). La entrada /set es tal que activa el seteo puesta a 1 lgico de la salida Q, siendo esta entrada activa en nivel tambin bajo.
Flip-Flops
Q
/Q +Vcc /reset
/set
0V REORDENANDO UN POCO: /set Q +Vcc Este circuito se denomina: /reset /Q FLIP-FLOP /S /R
0V
Flip-Flops
ANLISIS DE FUNCIONAMIENTO: /s p q /r
1 2
Una manera de hacerlo es la de emplear diagramas de Karnaugh para seguir la evolucin de las salidas cuando hay cambios en las entradas.
P /s/r qp
00
01
11
10
SUPONDREMOS QUE CADA COMPUERTA TIENE UN RETARDO
00
01 11 10
11 11 11 11
11 11 10 10
11 01 00 10
11 01 01 11 QP
Flip-Flops
Caso: /s/r = 11 y qp = 10
se pasa /r de 1 a 0
/s/r qp
00
01
11
10
/s
00 01 11 10
11 11 11 11
11 11 10 10
11 01 00 10
11 01 01 11
p q /r
1 2
1 QP 0
El cambio en /r hace cambiar la salida P luego de 2 siendo QP = 11. luego el 1 en p hace que pasado un tiempo 1, pase Q a 0, quedando el circuito ya estable en QP = 01. Sergio Noriega Introduccin a los Sistemas Lgicos y Digitales - 2008
Flip-Flops
Caso: /s/r = 01 y qp = 10
se pasa /s de 0 a 1
/s/r qp
00
01
11
10
/s
1 0
00 01 11 10
11 11 11 11
11 11 10 10
11 01 00 10
11 01 01 11
0p 1q
/r
1 2
1 QP
EL CAMBIO EN /s NO TIENE EFECTO
Flip-Flops
Caso: /s/r = 10 y qp = 01
se pasa /r de 0 a 1
/s/r qp
00
01
11
10
/s
00 01 11 10
11 11 11 11
11 11 10 10
11 01 00 10
11 01 01 11
1p 0q
/r
1 2
0 QP 1
EL CAMBIO EN /r NO TIENE EFECTO
Flip-Flops
Caso: /s/r = 11 y qp = 01
se pasa /s de 1 a 0
0
/s/r qp
00
01
11
10
/s p q /r
00 01 11 10
11 11 11 11
11 11 10 10
11 01 00 10
11 01 01 11
1 2
1 QP
LOS ESTADOS EN ROJO SON INESTABLES
Nota: En ROJO se dibujaron estados intermedios El cambio en /s hace cambiar la salida Q luego de 1 siendo QP = 11. luego el 1 en q hace que pasado un tiempo 2, pase P a 0, quedando el circuito ya estable en QP = 10. Sergio Noriega Introduccin a los Sistemas Lgicos y Digitales - 2008
Flip-Flops
Caso: /s/r = 00 y qp = 11
se pasa /s/r ambas a 1
1
/s/r qp
00
01
11
10
/s
00 01 11 10
11 11 11 11
11 11 10 10
11 01 00 10
11 01 01 11
1p 1q
/r
1 2
0 QP
Dependiendo de los valores relativos de los retardos el resultado final ser diferente: Si 1 = 2 el circuito oscilar con las salidas cambiando entre 00 y 11 a una frecuencia igual a 1/(21) = 1/(2). Si 1 < 2 quedarn las salidas en QP = 01 QP = 10 en caso contrario. Sergio Noriega Introduccin a los Sistemas Lgicos y Digitales - 2008
Flip-Flops
Caso: /s/r = 00 y qp = 11
1
/s/r qp
00
01
11
10
/s
00 01 11 10
11 11 11 11
11 11 10 10
11 01 00 10
11 01 01 11
1p 1q
/r
1 2
0 QP
Si 1 = 2 el circuito oscilar con las salidas cambiando entre 00 y 11 a una frecuencia igual a 1/(21) = 1/(2).
Flip-Flops
Caso: /s/r = 00 y qp = 11
1
/s/r qp
00
01
11
10
/s
00 01 11 10
11 11 11 11
11 11 10 10
11 01 00 10
11 01 01 11
1p 1q
/r
1 2
0 QP
Si 1 < 2 las salidas quedarn en QP = 01.
Flip-Flops
Caso: /s/r = 00 y qp = 11
1
/s/r qp
00
01
11
10
/s
00 01 11 10
11 11 11 11
11 11 10 10
11 01 00 10
11 01 01 11
1p 1q
/r
1 2
0 QP
Si 1 > 2 las salidas quedarn en QP = 10.
Flip-Flops
TABLA DE VERDAD DEL FLIP-FLOP /S/R
/s /r Q(n+1) /Q(n+1) 0 0 Prohibido Prohibido 0 1 1 0 1 0 0 1 1 1 Q(n) /Q(n)

El estado /s/r = 00 se considera prohibido debido a la posible contingencia que se quiera pasar de 00 a 11 y no se pueda garantizar el estado final de las salidas. Adems /s /r = 00 d Q /Q = 11 lo que no es admisible. El estado /s/r = 11 denota la capacidad que tiene el Flip-Flop para memorizar un evento. Q(n+1) denota el estado siguiente. Q(n) denota el estado actual. Sergio Noriega Introduccin a los Sistemas Lgicos y Digitales - 2008
Flip-Flops
/s
RESPUESTA TEMPORAL DEL FLIP-FLOP /S/R t
/r
Q 1 /Q 2 Aqu se consider que los retardos 1 y 2 son iguales.
oscilacin
En la realidad 1 y 2 son parecidos pero no iguales por lo que si se genera la secuencia de entrada 00 11, las salidas luego de una serie de oscilaciones terminarn en 01 10. Sergio Noriega Introduccin a los Sistemas Lgicos y Digitales - 2008
Flip-Flops
reset
Q Este circuito se denomina: FLIP-FLOP R S /Q set
0V
+Vcc
r 0 0 1 1
s Q(n+1) /Q(n+1) 0 Q(n) /Q(n) 1 1 0 0 0 1 1 Prohibido Prohibido
El Flip-Flop RS est basado en compuertas NOR. La condicin prohibida en este caso es cuando rs = 11 ya que si rs = 00 y se pasa a rs = 11 el resultado de las salidas es impredecible. Adems rs = 11 d Q /Q = 00 lo que no es admisible.
Flip-Flops
EJEMPLO: INTERRUPTOR ANTIREBOTE
/set Vout +Vcc
Vout Q
Vcc /reset 0V 0V 0V Vout Vout t t V (/set) /Q
Flip-Flops
DATOS DE ENTRADA
FLIP-FLOPS SINCRNICOS DISPARADOS POR NIVEL

CLASIFICACIN FF FF FF FF TIPO TIPO TIPO TIPO RS D JK T
RELOJ (CLOCK)
FLIP-FLOP GENRICO
DATOS DE SALIDA (Q Y /Q)
No interesa si cambian las entradas DATOS RELOJ t
EJEMPLO DE UN FLIP-FLOP DISPARADO POR NIVEL DE RELOJ EN ALTO Las salidas podrn cambiar slo cuando el reloj est en estado alto (2) respondiendo a su tabla de verdad. En bajo, Q y /Q mantienen el estado anterior (1).
(1)
(2)
(1)
SALIDAS t
Flip-Flops
FLIP-FLOP RS sincrnico Caso: ACTIVO EN NIVEL ALTO

S Q
CLK TABLA DE VERDAD
FF RS
/Q
CLK 1 1 1 1 0
R 0 0 1 1 X
S Qn+1 /Qn+1 0 Qn /Qn 1 1 0 0 0 1 1 Proh. Proh. X Qn /Qn
Indica que no interesa el estado de las entradas R y S. Las salidas mantienen el estado anterior antes de la bajada de CLK.
Flip-Flops
FLIP-FLOP RS BASADO EN FLIP-FLOP /S/R ASINCRNICO S /sa Q
CLK
?
/ra /Q
La caja negra es un circuito de lgica combinatoria con 3 entradas y 2 salidas tal que dependiendo de los valores de S, R y CLK, ponga en las entradas /sa y /ra los valores correctos para que el conjunto cumpla con la tabla de verdad del Flip-Flop RS sincrnico.
Flip-Flops

S /sa Q CLK
FLIP-FLOP RS BASADO EN FLIP-FLOP /S/R ASINCRNICO
?
/ra /Q
TABLA DE VERDAD
CLK 1 1 1 1 0
R 0 0 1 1 X
S /sa 0 1 1 0 0 1 1 X X 1
/ra 1 1 0 X 1
Podemos jugar con los dontt care para simplificar las funciones de salida de /sa y /ra ya que la combinacin RS = 11 es prohibida y se supone no se va a usar nunca.
Flip-Flops
FLIP-FLOPS SINCRNICOS
CIRCUITO FINAL DEL FLIP-FLOP RS SINCRNICO DISPARADO POR NIVEL ALTO DE RELOJ S
/sa Q
CLK /ra R /Q
Flip-Flops
RESPUESTA TEMPORAL DEL FLIP-FLOP RS DISPARADO POR NIVEL S
CLK
Q 1 /Q 2 Se considera aqu que 1 = 2. En general el estado final de las salidas ser incierto.
oscilacin
Flip-Flops
FLIP-FLOP JK sincrnico Caso: ACTIVO EN NIVEL ALTO

J Q
CLK TABLA DE VERDAD
FF JK
/Q
CLK 1 1 1 1 0
J 0 0 1 1 X
K Qn+1 /Qn+1 0 Qn /Qn 1 0 1 0 1 0 1 /Qn Qn X Qn /Qn
Para JK = 11 las salidas estarn oscilando permanentemente si el CLK est en 1. Las salidas mantienen el estado anterior antes de la bajada de CLK.
Flip-Flops
CIRCUITO FINAL DEL FLIP-FLOP JK SINCRNICO DISPARADO POR NIVEL ALTO DE RELOJ Caso: ACTIVO EN NIVEL ALTO
/sa Q
CLK /Q
/ra
Flip-Flops
RESPUESTA TEMPORAL DEL FLIP-FLOP JK DISPARADO POR NIVEL J
CLK
Q 1 /Q 2
oscilacin
A diferencia del Flip-Flop RS aqu siempre hay oscilacin cruzada entre Q y /Q ya que JK=11 y se niega el estado siguiente de Q. Sergio Noriega Introduccin a los Sistemas Lgicos y Digitales - 2008
Flip-Flops
FLIP-FLOP D sincrnico Caso: ACTIVO EN NIVEL ALTO

D Q
CLK TABLA DE VERDAD
FF D
/Q
CLK 1 1 0
D Qn+1 /Qn+1 0 0 1 1 1 0 X Qn /Qn
Indica que no interesa el estado de las entrada D. Las salidas mantienen el estado anterior antes de la bajada de CLK.
Este Flip-Flop se denomina tambin copiador ya que la salida responde poniendo el mismo valor que aparece en la entrada cuando es habilitado por la seal de reloj. Sergio Noriega Introduccin a los Sistemas Lgicos y Digitales - 2008
Flip-Flops
CIRCUITO FINAL DEL FLIP-FLOP D SINCRNICO DISPARADO POR NIVEL ALTO DE RELOJ
/sa Q
CLK /ra R /Q
Flip-Flops
RESPUESTA TEMPORAL DEL FLIP-FLOP D DISPARADO POR NIVEL
CLK
Q 1
Flip-Flops
FLIP-FLOP T sincrnico Caso: ACTIVO EN NIVEL ALTO

T Q
CLK TABLA DE VERDAD
FF T
/Q
CLK 1 1 0
T Qn+1 /Qn+1 0 Qn /Qn 1 /Qn Qn X Qn /Qn
Este Flip-Flop se denomina tambin basculante toogle ya que la salida responde poniendo el estado negado que aparece en la entrada cuando es habilitado por la seal de reloj cuando T = 1. Sergio Noriega Introduccin a los Sistemas Lgicos y Digitales - 2008
Flip-Flops
RESPUESTA TEMPORAL DEL FLIP-FLOP T DISPARADO POR NIVEL
CLK
Q 1
Flip-Flops
DISEO DE FLIP-FLOP TIPO D BASADO EN UNO JK
TABLA DE VERDAD DE JK
CLK 1 1 1 1 0
J 0 0 1 1 X
USANDO UN NEGADOR ENTRE J Y K Y ENTRANDO EL DATO DESDE J OBTENEMOS LA TABLA DE VERDAD DE UN FLIP-FLOP D
Flip-Flops
CIRCUITO FINAL DEL FLIP-FLOP D SINCRNICO DISPARADO POR NIVEL ALTO DE RELOJ Caso: ACTIVO EN NIVEL ALTO
/sa
Q
CLK
/ra
/Q
Flip-Flops
DISEO DE FLIP-FLOP TIPO T BASADO EN UNO JK
TABLA DE VERDAD DE JK
CLK 1 1 1 1 0
J 0 0 1 1 X
UNIENDO J CON K OBTENEMOS LA TABLA DE VERDAD DE UN FLIP-FLOP T
Flip-Flops
CIRCUITO FINAL DEL FLIP-FLOP T SINCRNICO DISPARADO POR NIVEL ALTO DE RELOJ Caso: ACTIVO EN NIVEL ALTO
/sa
Q
CLK
K T Q
/ra
/Q
CLK
FF T
/Q
Flip-Flops
FLIP-FLOPS SINCRNICOS DISPARADOS POR FLANCO
DATOS
FF X
CLK /Q
Un Flip-Flop disparado por flanco es aqul que slo modifica sus salidas en un instante anterior a la deteccin del flanco de la seal de reloj que activa su mecanismo interno. Por lo tanto el FF puede ser sensible a flanco ascendente ( de subida) a flanco descendente ( de bajada) del reloj. FLANCO DE SUBIDA FLANCO DE BAJADA
Flip-Flops
TABLA DE VERDAD
CLK 01
J 0 0 1 1 X
CLK
FF JK
/Q
DISPARO POR FLANCO ASCENDENTE O DE SUBIDA Sergio Noriega Introduccin a los Sistemas Lgicos y Digitales - 2008
Flip-Flops
TABLA DE VERDAD
CLK 01
D Qn+1 /Qn+1 0 0 0 1 1 0 X Qn /Qn
CLK
FF D
/Q
DISPARO POR FLANCO ASCENDENTE O DE SUBIDA
Flip-Flops
TABLA DE VERDAD
CLK 01
T Qn+1 /Qn+1 0 Qn /Qn 1 /Qn Qn X Qn /Qn
CLK
FF T
/Q
DISPARO POR FLANCO ASCENDENTE O DE SUBIDA
Flip-Flops 74HC74 74HCT74
FLIP-FLOP TIPO D DOBLE DISPARADO POR FLANCO ASCENDENTE CON ENTRADAS ASINCRNICAS DE SET Y RESET TECNOLOGA CMOS
Flip-Flops
74HC74 74HCT74
ESQUEMTICO
CIRCUITO IMPLEMENTADO EN TECNOLOGA CMOS BASADO EN EL EMPLEO DE COMPUERTAS PASS-GATE E INVERSORES (AQU LAS NOR HACEN LAS VECES DE ESTAS COMPUERTAS PARA SUMAR LAS FUNCIONES DE AJUSTE (SET) Y BORRADO (RESET) ASINCRNICOS. Sergio Noriega Introduccin a los Sistemas Lgicos y Digitales - 2008

tSU es el tiempo de SET-UP o tiempo de AJUSTE. Es el tiempo en que la entrada D debe estar estable antes que llegue el flanco activo del CLK. Caso contrario el FF puede tomar mal el dato. tH es el tiempo de HOLD o de mantenimiento. Es el tiempo mnimo que la entrada debe mantener su valor luego que haya pasado el flanco activo de CLK.
Flip-Flops
74HC74 74HCT74
Las entradas asincrnicas se activan en nivel bajo. Para poner Q a 1 se debe tener /SD en bajo y /RD en alto. Para poner Q a 0 se debe tener /RD en 0 y /SD en alto. Est prohibido poner ambas entradas a nivel bajo ya que no se puede garantizar el estado que resulte en Q. Para que el FF funcione normalmente se deben poner ambas entradas a 1.
Flip-Flops
FLIP-FLOPS SINCRNICOS 74HC107 74HCT107 DISPARADOS POR FLANCO
FLIP-FLOP TIPO JK DOBLE DISPARADO POR FLANCO DESCENDENTE CON ENTRADA ASINCRNICA DE RESET EN TECNOLOGA CMOS
Flip-Flops
Flip-Flops
ESQUEMTICO
CIRCUITO IMPLEMENTADO EN TECNOLOGA CMOS BASADO EN EL EMPLEO DE COMPUERTAS PASS-GATE INVERSORES Y OTRAS, QUE PERMITEN ADEMS EL BORRADO (RESET) ASINCRNICO DEL FF.
Flip-Flops
Lo sombreado significa que no es importante lo que valgan en esos tiempos las entradas. Se definen los mismos tiempos que en el caso del FF D.
Flip-Flops
La entrada asincrnicas /R se activa en nivel bajo y pone Q a 0. Para que el FF funcione normal se debe poner /R a 1.
Flip-Flops
FLIP-FLOP TIPO D OCTUPLE DISPARADO POR FLANCO ASCENDENTE CON ENTRADA ASINCRNICA DE RESET GENERAL TECNOLOGA CMOS
Flip-Flops
ESQUEMTICO
Flip-Flops
LAS SALIDAS DE LOS FLIP-FLOPS SE ACTUALIZAN DESDE SUS ENTRADAS RESPECTIVAS LUEGO DE RECIBIR EL FLANCO DE SUBIDA DEL RELOJ. Tw ES EL TIEMPO MNIMO QUE PUEDE TENER UN SEMICICLO DEL MISMO. Sergio Noriega Introduccin a los Sistemas Lgicos y Digitales - 2008
Flip-Flops
LA ENTRADA DE MASTER RESET (/MR) SE ACTIVA EN BAJO BORRANDO LOS CONTENIDOS DE LOS 8 FLIP-FLOPS.
Flip-Flops
Flip-Flops
SE OBSERVA QUE EL RESET ES ASINCRNICO ACTIVO EN BAJO. LA CARGA DE DATOS AL FLIP-FLOPS ES SINCRNICO CUANDO SE DETECTE UN FLANCO DE SUBIDA EN EL RELOJ. Sergio Noriega Introduccin a los Sistemas Lgicos y Digitales - 2008
Flip-Flops
FLIP-FLOP TIPO D OCTUPLE DISPARADO POR FLANCO ASCENDENTE CON SALIDAS TRI-STATE (DE TERCER ESTADO ALTA IMPEDANCIA) TECNOLOGA CMOS
Flip-Flops
ESQUEMTICO
LAS SALIDAS SON DENOMINADAS DE TERCER ESTADO DEBIDO A QUE APARTE DE TENER LOS ESTADOS 0 Y 1 POSEEN UN TERCERO DENOMINADO DE ALTA IMPEDANCIA. EN ESTE ESTADO LAS SALIDAS QUEDAN DESVINCULADAS DE LAS TENSIONES INTERNAS DE ALIMENTACIN Y POR LO TANTO ESTN FLOTANTES. Sergio Noriega Introduccin a los Sistemas Lgicos y Digitales - 2008
Flip-Flops
TERCER ESTADO: IMAGINAR IDEALIZADO EL CIRCUITO DE SALIDA DE UN BUFFER COMO SIGUE: +Vcc A C L1 A UNA SALIDA NORMAL DE UNA COMPUERTA SE PUEDE VER COMO DOS LLAVES L1 Y L2 DONDE PARA PONER UN 0 SE CIERRA L2 Y SE ABRE L1 Y VICEVERSA. L2 0V C
/OE
UNA COMPUERTA TRI-STATE ES AQUELLA QUE ADEMS PUEDE PONER AMBAS LLAVES ABIERTAS SIMULTANEAMENTE CON LA AYUDA DE UNA ENTRADA AUXILIAR DE CONTROL DENOMINADA ESTE CASO: OUTPUT-ENABLE /OE (ESTO LTIMO SE HA AGREGADO EN AMARILLO). Sergio Noriega Introduccin a los Sistemas Lgicos y Digitales - 2008
Flip-Flops
CON /OE = 1 LAS SALIDAS QUEDAN FLOTANTES. CON /OE = 0 LAS SALIDAS RESPONDEN NORMALMENTE. Sergio Noriega Introduccin a los Sistemas Lgicos y Digitales - 2008
Flip-Flops
Flip-Flops
Al aplicar un pulso positivo en /oe se deshabilitan las salidas temporalmente. aqu se indican los tiempos que tienen relevancia en estas condiciones: tpLZ Y tpHZ son los retardos al deshabilitar las salidas mientras que tpZL Y tpZH los retardos generados al querer habilitarlas. Sergio Noriega Introduccin a los Sistemas Lgicos y Digitales - 2008
Flip-Flops
Flip-Flops
DISEO DE UN FLIP-FLOP JK BASADO EN UN D
0 0 1 1
MUX 4:1 2
So 3 S1
CLK
FF D
/Q
J K CLK
Flip-Flops
CALCULO DE LA VELOCIDAD DE RESPUESTA DIAGRAMAS DE TIEMPO JK = 11 D TCLK
CLK
Retardo CLK Q Retardo MUX I3
tGUARDA t
Z
SET-UP
del FF
Flip-Flops
CALCULO DE LA VELOCIDAD DE RESPUESTA
DEL EJEMPLO ANTERIOR SE DEDUCE QUE LA MXIMA FRECUENCIA DE RELOJ QUE PUEDE EMPLEARSE ES:
Frec. (mx) = Retardo FF (CLK
1 Q)+ Retardo MUX + tSET-UP
NOTA: EN GENERAL EL TIEMPO DE HOLD DEL FLIP-FLOP NO SE CONSIDERA YA QUE COMO EN ESTE CASO LA SEAL EN D CAMBIA LUEGO DE LA CADENA DE RETARDOS DADA POR LA SALIDA /Q Y EL MUX POR LO QUE EL t(HOLD) SE RESPETA.
Flip-Flops
EJEMPLO DE APLICACIN: DETECTOR DE SENTIDO DE GIRO A Sensores en cuadratura B

D Q CLK
Acondicionador de seales A=CLK
FF D
/Q
t B=D X X X t
Q t SENTIDO HORARIO SENTIDO ANTIHORARIO
Flip-Flops
EJEMPLO DE APLICACIN: DETECTOR DE SENTIDO DE GIRO
RESULTADOS DE SIMULACIN CON MAX-PLUS II
Flip-Flops Bibliografa: Apuntes de teora:

Flip-Flops. S. Noriega.
Libros:
Sistemas Digitales. R. Tocci, N. Widmer, G. Moss. Ed. Prentice Hall. Diseo Digital. M. Morris Mano. Ed. Prentice Hall. 3ra edicin. Diseo de Sistemas Digitales. John Vyemura. Ed. Thomson. Diseo Lgico. Antonio Ruiz, Alberto Espinosa. Ed. McGraw-Hill. Digital Design:Principles & Practices. John Wakerly. Ed. Prentice Hall. Diseo Digital. Alan Marcovitz. Ed. McGraw-Hill. Electrnica Digital. James Bignell, R. Donovan. Ed. CECSA. Tcnicas Digitales con Circuitos Integrados. M. Ginzburg. Fundamentos de Diseo Lgico y Computadoras. M. Mano, C. Kime. Ed. Prentice Hall. Teora de conmutacin y Diseo lgico. F. Hill, G. Peterson. Ed. Limusa

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Introduccin a los Sistemas Lgicos y Digitales 2009

Sergio Noriega Introduccin a los Sistemas Lgicos y Digitales - 2008

Flip-Flops CLASIFICACIN SEGN TIPO DE SINCRONISMO

CLASIFICACIN SEGN TIPO DE FUNCIN

Sergio Noriega Introduccin a los Sistemas Lgicos y Digitales - 2008

Sergio Noriega Introduccin a los Sistemas Lgicos y Digitales - 2008

0V REORDENANDO UN POCO: /set Q +Vcc Este circuito se denomina: /reset /Q FLIP-FLOP /S /R

Sergio Noriega Introduccin a los Sistemas Lgicos y Digitales - 2008

SUPONDREMOS QUE CADA COMPUERTA TIENE UN RETARDO

Sergio Noriega Introduccin a los Sistemas Lgicos y Digitales - 2008

EL CAMBIO EN /s NO TIENE EFECTO

Sergio Noriega Introduccin a los Sistemas Lgicos y Digitales - 2008

EL CAMBIO EN /r NO TIENE EFECTO

Sergio Noriega Introduccin a los Sistemas Lgicos y Digitales - 2008

LOS ESTADOS EN ROJO SON INESTABLES

Sergio Noriega Introduccin a los Sistemas Lgicos y Digitales - 2008

Si 1 < 2 las salidas quedarn en QP = 01.

Sergio Noriega Introduccin a los Sistemas Lgicos y Digitales - 2008

Si 1 > 2 las salidas quedarn en QP = 10.

Sergio Noriega Introduccin a los Sistemas Lgicos y Digitales - 2008

/s /r Q(n+1) /Q(n+1) 0 0 Prohibido Prohibido 0 1 1 0 1 0 0 1 1 1 Q(n) /Q(n)

Q 1 /Q 2 Aqu se consider que los retardos 1 y 2 son iguales.

s Q(n+1) /Q(n+1) 0 Q(n) /Q(n) 1 1 0 0 0 1 1 Prohibido Prohibido

Sergio Noriega Introduccin a los Sistemas Lgicos y Digitales - 2008

Vcc /reset 0V 0V 0V Vout Vout t t V (/set) /Q

Sergio Noriega Introduccin a los Sistemas Lgicos y Digitales - 2008

FLIP-FLOPS SINCRNICOS DISPARADOS POR NIVEL

DATOS DE SALIDA (Q Y /Q)

No interesa si cambian las entradas DATOS RELOJ t

Sergio Noriega Introduccin a los Sistemas Lgicos y Digitales - 2008

FLIP-FLOPS SINCRNICOS DISPARADOS POR NIVEL

CLK TABLA DE VERDAD

S Qn+1 /Qn+1 0 Qn /Qn 1 1 0 0 0 1 1 Proh. Proh. X Qn /Qn

Sergio Noriega Introduccin a los Sistemas Lgicos y Digitales - 2008

FLIP-FLOPS SINCRNICOS DISPARADOS POR NIVEL

FLIP-FLOP RS BASADO EN FLIP-FLOP /S/R ASINCRNICO S /sa Q

Sergio Noriega Introduccin a los Sistemas Lgicos y Digitales - 2008

FLIP-FLOPS SINCRNICOS DISPARADOS POR NIVEL

FLIP-FLOP RS BASADO EN FLIP-FLOP /S/R ASINCRNICO

Sergio Noriega Introduccin a los Sistemas Lgicos y Digitales - 2008

Sergio Noriega Introduccin a los Sistemas Lgicos y Digitales - 2008

RESPUESTA TEMPORAL DEL FLIP-FLOP RS DISPARADO POR NIVEL S

Sergio Noriega Introduccin a los Sistemas Lgicos y Digitales - 2008

FLIP-FLOPS SINCRNICOS DISPARADOS POR NIVEL

CLK TABLA DE VERDAD

K Qn+1 /Qn+1 0 Qn /Qn 1 0 1 0 1 0 1 /Qn Qn X Qn /Qn

Sergio Noriega Introduccin a los Sistemas Lgicos y Digitales - 2008

Sergio Noriega Introduccin a los Sistemas Lgicos y Digitales - 2008

RESPUESTA TEMPORAL DEL FLIP-FLOP JK DISPARADO POR NIVEL J

FLIP-FLOPS SINCRNICOS DISPARADOS POR NIVEL

CLK TABLA DE VERDAD

D Qn+1 /Qn+1 0 0 1 1 1 0 X Qn /Qn

Sergio Noriega Introduccin a los Sistemas Lgicos y Digitales - 2008

RESPUESTA TEMPORAL DEL FLIP-FLOP D DISPARADO POR NIVEL

Sergio Noriega Introduccin a los Sistemas Lgicos y Digitales - 2008

FLIP-FLOPS SINCRNICOS DISPARADOS POR NIVEL

CLK TABLA DE VERDAD

T Qn+1 /Qn+1 0 Qn /Qn 1 /Qn Qn X Qn /Qn

RESPUESTA TEMPORAL DEL FLIP-FLOP T DISPARADO POR NIVEL

Sergio Noriega Introduccin a los Sistemas Lgicos y Digitales - 2008

DISEO DE FLIP-FLOP TIPO D BASADO EN UNO JK

K Qn+1 /Qn+1 0 Qn /Qn 1 0 1 0 1 0 1 /Qn Qn X Qn /Qn

Sergio Noriega Introduccin a los Sistemas Lgicos y Digitales - 2008