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Elettronica per le telecomunicazioni

Gian Carlo Cardarilli Dip. di Ingegneria Elettronica Universit`a di Roma ”Tor Vergata”

g.cardarilli@uniroma2.it

25 settembre 2004

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Indice

1 Sincronizzazione nei sistemi elettronici

 

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1.1 Sincronizzazione

 

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1.2 Sincronizzazione di sistemi digitali .

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1.3 Classificazione dei segnali

 

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2 Sistemi analogici: PLL

 

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2.1 Analisi della fase

 

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2.2 Il PLL

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2.3 Modello lineare

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2.3.1

Errore in regime permanente

 

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2.4 Analisi di PLL del secondo ordine

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2.5 Analisi di PLL del terzo ordine

 

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2.5.1 Stabilit`a

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2.5.2 Risposta transitoria

 

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2.6 Rivelatori di fase

 

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2.6.1 Rivelatori di fase basati su moltiplicatore .

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2.6.2 Aggancio su armonica

 

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2.6.3 Rivelatori di fase a logica sequenziale

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2.6.4 PLL basati su charge pump

 

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2.6.5 Analisi quasi statica per PLL con Charge Pump

 

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2.7 Aggancio del PLL in presenza di rumore

 

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2.7.1 Rumore Gaussiano a banda stretta

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2.7.2 Rivelatori di fase con rumore

 

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3 Sistemi digitali: il PLL digitale

 

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3.1 Sintesi diretta di frequenza .

 

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3.2 Convertitori D/A

 

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4 Recupero del clock

 

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4.1 Circuiti di campionamento

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4.2 Convertitori A/D

 

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4.3 Circuiti di interpolazione .

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4.4 Algoritmi di aggancio ed inseguimento

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Recupero della frequenza e della fase

 

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5.1 Aggancio di frequenza e FFT

 

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5.2 Rotazione di fase

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5.3 Algoritmo CORDIC

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5.4 Aggancio di fase

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A Stabilit`a di un sistema controreazionato

 

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Introduzione

L’enorme progresso dei sistemi per le telecomunicazioni si basa su due aspet-

ti paralleli. Da una parte esso `e legato allo sviluppo di nuovi algoritmi di

processamento particolarmente adatti per la realizzazione con tecnologie di- gitali (che permettono l’integrazione su silicio di procedure di calcolo simili a quelle sviluppate matematicamente a partire dalla teoria dell’informazio- ne). Dall’altro lato, l’evoluzione delle tecnologie microelettroniche consente

di

integrare milioni di porte elementari sulle quali ´e possibile realizzare flussi

di

calcolo estremamente pi`u complessi. E proprio l’aumento della comples-

sit`a di processamento integrabile su silicio (con una relativa diminuzione dei costi) consente oggi di sviluppare sistemi di telecomunicazioni ad altissime prestazioni.

Come in altri settori dell’ingegneria, `e quindi la sinergia fra diverse disci- pline che crea il maggior valore aggiunto, potenziando gli effetti di ciascuno degli aspetti in gioco. Ci`o implica anche una maggiore difficolt`a nello svilup- po dei prodotti finali, in quanto `e necessario utilizzare competenze diverse che nell’organizzazione tradizionale appartengono a ruoli e persone differen- ti. Obiettivo di queste note `e quello di fornire una visione interdisciplinare degli aspetti relativi alla realizzazione di dispositivi e circuiti per le teleco- municazioni, con particolare riferimento agli aspetti di sincronizzazione nello scambio di informazioni fra sistemi remoti. L’uso di tecniche sempre pi`u sofisticate ed i progressi della tecnolo- gia microelettronica hanno consentito di ottenere velocit`a di collegamento (bit-rate) prossimi ai limiti della teoria dell’informazione, con sistemi anche economicamente accettabili. La teoria dell’informazione assume un modello del sistema di telecomu- nicazione del tipo di quello mostrato in Fig. 1 . Basandosi su tale modello

la teoria dell’informazione risponde a due domande fondamentali:

1. quale `e la massima compressione possibile per i dati da trasmettere (la risposta `e fornita dall’entropia H)

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INDICE

2. quale `e la massima velocit`a di trasmissione possibile attraverso un dato canale? (la risposta, in questo caso, `e data dalla capacit`a di canale C).

in questo caso, `e data dalla capacit`a di canale C ). Figura 1: Modello di sistema

Figura 1: Modello di sistema di comunicazione

La teoria dell’informazione considera sequenze di dati. I simboli prodotti

da

una sorgente, estratti da un dato alfabeto, sono associati ad una sequenza

di

simboli di canale x = (x 1 , x 2 ,

,

x n ,

)

che forniti all’ingresso del canale

danno in uscita una seguenza y = (y 1 , y 2 ,

`e in principio di tipo casuale, ma la sua distribuzione dipende dalla sequen-

za d’ingresso. L’obiettivo generale sar`a quello di determinare il messaggio trasmesso a partire dall’osservazione della sequenza ricevuta. In qualunque sistema fisico la sequenza x non `e trasmessa direttamente ma ad essa viene associata un segnale tempo continuo s(t, x). Normalmente

La sequenza di uscita

,

y n ,

).

tale segnale `e ottenuto modificando (modulando) i valori dei parametri di una forma d’onda di base in accordo con la sequenza x. Il ricevitore, osservando

la forma d’onda d’uscita dal canale, deve ricostruire la sequenza d’ingresso

stimando il valore dei parametri ricevuti. Poich´e tali parametri vengono fat- ti variare con una certa temporizzazione (legata alla velocit`a di trasmissione

INDICE

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dei simboli d’ingresso), il ricevitore dovr`a anche ricostruire il momento in cui, nella forma d’onda ricevuta, tali parametri variano. Per tale motivo il ricevitore sar`a costituito da una sezione pi`u interna, il cui compito `e quello

di

produrre la sequenza dei parametri stimati a partire dal segnale in usci-

ta

dal canale fisico (rendendo quindi il canale pi`u simile possibile a quello

della teoria dell’informazione), e da un ricevitore esterno, che decodifica la

sequenza trasmessa. La struttura risultante `e mostrata in Fig. 2.

trasmessa. La struttura risultante `e mostrata in Fig. 2. Figura 2: Modello fisico del sistema di

Figura 2: Modello fisico del sistema di comunicazione. Il ricevitore `e com- posto da un ricevitore interno (per la stima dei parametri) ed un ricevitore esterno (per la decodifica dei dati).

Fra i parametri da determinare da parte del ricevitore pi`u interno ci so- no anche quelli relativi alle caratteristiche del canale. Ad esempio un tipico parametro da stimare `e quello relativo al ritardo introdotto dal canale, corri- spondente ad un ritardo frazionale sulla fase. In questo caso il compito dello stimatore di canale di Fig. 2 `e proprio quello di determinare l’insieme dei valori dei parametri di canale a partire dal segnale rumoroso. Nel caso di comunicazioni mobili, il canale `e variabile nel tempo e quindi

la stima deve essere effettuata continuamente. In questo caso lo stimatore di

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INDICE

canale opera in linea con il sistema di comunicazione. Partendo da tale stima

il blocco di determinazione dei parametri di Fig. 2 cerca di rimuovere gli ef-

fetti di nonidealit`a del canale (in pratica, ci`o pu`o corrispondere, per esempio,

alla determinazione dei taps di un matched filter o di un equalizzatore). Le strutture presentate in precedenza sono particolarmente adatte per la comunicazione digitale. Con il termine digitale si intendono due diversi significati. Il primo significato riguarda il fatto che le informazioni inviate sono in formato digitale. Inoltre esso pu`o anche identificare il fatto che l’e- strazione delle informazioni, se si esclude l’inevitabile front-end analogico, avviene interamente attraverso un processamento digitale del segnale. Que- sti due elementi, usati congiuntamente, hanno consentito di soddisfare la crescente richiesta di ottimo utilizzo delle bande trasmissive imposte dalle comunicazioni mobili e portabili. In questo testo tali problematiche saranno affrontate analizzando in par- ticolare le tecniche di stima del canale, sincronizzazione e processamento digitale del segnale. Tali aspetti verranno affrontati tenendo conto dei vinco-

li

di prestazione e di quelli realizzativi. Infatti l’interazione fra gli algoritmi

e

la realizzazione dei sottosistemi di stima, sincronizzazione e processamento

`e

della massima importanza per i motivi seguenti.

1. Miglioramento delle prestazioni in termini di errore: la sincronizzazione e la stima del canale pesano pesantemente sulle caratteristiche di bit- error-rate (BER) del sistema di comunicazione

2. Riduzione degli sforzi di progettazione: una notevole quantit`a di tem- po di progettazione `e speso per la messa a punto degli algoritmi di sincronizzazione e stima del canale.

3. Aumento dell’efficienza di implementazione: una grandissima parte dell’hardware e del software di un ricevitore `e proprio dedicata alla sincronizzazione e alla stima del canale.

Capitolo 1

Sincronizzazione nei sistemi elettronici

La funzionalit`a di un sistema elettronico pu`o essere divisa in due elementi fondamentali:

1. processamento delle informazioni,

2. scambio delle informazioni fra diversi elementi di processamento.

Entrambi questi elementi rivestono un ruolo fondamentale per un’efficace utilizzo dei sistemi stessi. Ovviamente, nella societ`a dell’informazione, tale modello pu`o essere generalizzato a sistemi eterogenei pi`u complessi, in cui l’apparato elettronico, pur svolgendo funzionalit`a estremamente importanti, `e nella pratica d’ausilio ad altri tipi di processamento ed ´e anche utilizzato nel supporto alle decisioni. L’aumento della complessit`a dei sistemi elettronici ha fatto si che alcune problematiche relative alla realizzazione di tali sistemi siano sempre pi`u simili alle problematiche da affrontare nel caso del progetto di sistemi eterogenei. Nel seguito verr`a mostrato come alcune delle problematiche di trasmissio- ne delle informazioni proprie del settore delle telecomunicazioni, trovino in- vece interessanti utilizzi nella soluzione di problematiche di comunicazione all’interno degli stessi sistemi elettronici.

1.1

Sincronizzazione

La crescita della quantit`a di informazione generata all’interno di un sistema elettronico o di un sistema eterogeneo fa si che ci siano crescenti vincoli nel- la gestione del flusso di informazione fra i diversi nodi della struttura. Ad

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CAPITOLO 1.

SINCRONIZZAZIONE NEI SISTEMI ELETTRONICI

esempio, nei sistemi reali la trasmissione delle informazioni viene frequente- mente effettuata utilizzando un approccio sequenziale. Ci`o in quanto il mezzo trasmissivo (sia esso costituito dalle linee di interconnessione di un circuito integrato che dalle tratte di un collegamento radio) sono una risorsa limitata che non consente una totale parallelizzazione nella comunicazione delle in- formazioni fra dispositivo e dispositivo. Tale limitazione diventa sempre pi`u importante in quanto la crescente capacit`a di processamento dei dispositivi elementari f`a si che vi sia un aumento della quantit`a di dati prodotti. Pos- siamo quindi concludere che ad un aumento delle capacit`a di processamento deve rispondere una crescita delle capacit`a di comunicazione. A questo punto possiamo modellare semplicemente la struttura di interconnessione fra sistemi utilizzando lo schema mostrato in Fig. 1.1.

fra sistemi utilizzando lo schema mostrato in Fig. 1.1. Figura 1.1: Comunicazione fra sistemi Lo schema

Figura 1.1: Comunicazione fra sistemi

Lo schema ipotizza che ciascuno dei due sistemi lavori secondo una pro- pria temporizzazione e che scambi con l’altro i risultati della sua elaborazione. Tale modello, che fino a qualche tempo era applicabile esclusivamente a si- stemi fisicamente lontani come i sistemi di telecomunicazione, ´e sempre pi`u applicabile anche all’interno dei circuiti integrati e dei circuiti stampati. Infatti l’approccio usato usato fino ad oggi nella progettazione dei sistemi digitali si basa sull’utilizzo di un segnale di sincronizzazione o segnale di clock . Tale segnale ha lo scopo di sincronizzare il funzionamento delle varie parti del circuito, cadenzando lo scambio di dati. Il principio di base ´e quello mostrato in Fig. 1.2. L’aumento della complessit`a dei sistemi realizzati rende per`o difficile uti- lizzare tale procedura nei circuiti pi`u avanzati. Infatti l’approccio di Fig. 1.2 implica l’arrivo simultaneo (in confronto al tempo di propagazione at- traverso una singola porta) del segnale di sincronizzazione nei vari punti del

1.2.

SINCRONIZZAZIONE DI SISTEMI DIGITALI

11

1.2. SINCRONIZZAZIONE DI SISTEMI DIGITALI 11 Figura 1.2: Sincronizzazione di blocchi mediante segnale di clock

Figura 1.2: Sincronizzazione di blocchi mediante segnale di clock

circuito. Tale simultaneit`a viene ottenuta attraverso circuiti con alta capa- cit`a di pilotaggio e mediante l’uso di sofisticate strutture per la distribuzione del clock. Ovviamente l’aumento del numero di elementi da sincronizzare (corrispondenti ai vari elementi di memoria presenti nel sistema) rende tale distribuzione sempre pi`u difficoltosa. Conseguentemente si deve abbandona-

re il criterio di localit`a del sistema e considerare la struttura come composta da moduli non sincronizzati, in modo analogo a quanto previsto per i sistemi

di telecomunicazione.

Possibile soluzione a tale problematiche ´e l’uso dell’approccio GALS (Glo- bally Asynchronous Locally Synchronous), che prevede l’uso di blocchi che sono basati al loro interno su un struttura sincrona (secondo lo schema di Fig. 1.2) ma i quali non sono sincronizzati fra di loro. Ci`o significa che il passaggio dei dati fra blocco e blocco dovr`a prevedere un processo di sincronizzazione del tipo di quelli che verranno mostrati nel seguito.

1.2 Sincronizzazione di sistemi digitali

Nell’analisi di sistemi digitali complessi ´e necessario operare con diversi livelli

di astrazione. In questo modo ´e possibile concentrarsi sugli aspetti fondamen-

tali per il livello d’analisi che si sta effettuando, evitando di dover risolvere

ogni volta le equazioni di Maxwell. I diversi livelli di astrazione sono mostrati

in Fig. 1.3. A livello pi`u basso c’´e la descrizione della realizzazione fisica del sistema.

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CAPITOLO 1.

SINCRONIZZAZIONE NEI SISTEMI ELETTRONICI

12 CAPITOLO 1. SINCRONIZZAZIONE NEI SISTEMI ELETTRONICI Figura 1.3: Domini di rappresentazione Ci`o significa

Figura 1.3: Domini di rappresentazione

Ci`o significa analizzare le caratteristiche fisiche del sistema in termini di equa- zioni di base. Tale analisi ´e di notevole complessit`a ed effettuata attraverso simulazioni bi- o tridimensionali, basate sulle leggi fisiche elementari. A livello superiore d’astrazione ´e possibile descrivere il sistema mediante

gli elementi circuitali di base. Ci`o significa modellare il sistema in termini di

transistor, resistenze, condensatori, ecc

simulata elettricamente, attraverso la risoluzione di equazioni differenziali

nonlineari. Questo approccio ´e certamente pi`u efficiente rispetto a quello basato sull’uso di modelli fisici elementari, ma comunque ´e non adatto per

la simulazione di sistemi ad elevata complessit`a.

Per superare tali limitazioni ´e possibile lavorare ad un livello superiore d’astrazione. Nella progettazione digitale spesso si modella il circuito in ter- mini di elementi di base, come ad esempio le porte logiche ed i registri. Ad un livello superiore si possono modellare i sistemi in termini di macrocelle, come ad esempio le unit`a logico-aritmetiche, le memorie ed i register files. All’ul- timo livello d’astrazione si trova la descrizione di sistema. In questo caso il modello descrittivo si basa su elementi ad elevata complessit`a e normalmen-

Tale descrizione pu`o essere quindi

te

identificabili con un circuito integrato o una scheda elettronica. Esempio

di

elementi di base utilizzabili in una descrizione a livello di sistema sono i

microcomputer, le memorie di massa ed i circuiti d’interfaccia. L’eteroge- neit`a di tali elementi accresce la complessit`a nello sviluppo di un efficiente ambiente di simulazione. Attualmente proprio su tali tematiche sono attive un gran numero di ricerche.

Ovviamente applicazioni specifiche possono richiedere altri livelli d’a-

1.2.

SINCRONIZZAZIONE DI SISTEMI DIGITALI

13

strazione. Ad esempio la progettazione dei sistemi di comunicazione pu`o richiedere la descrizione a livello di protocollo. Nella nostra trattazione sulla sincronizzazione verr`a utilizzato caso per caso il livello d’astrazione pi`u adatto per evitare un’inutile aumento della complessit`a del modello senza per`o nascondere gli aspetti d’interesse per l’analisi DA effettuare. Ad un livello d’astrazione maggiore i segnali che vengono scambiati in un sistema digitale, possono essere considerati a due livelli o binari. Con tale assunzione, lo scambio d’informazione fra due dispositivi avviene mediante lo scambio di sequenze di 0 e di 1. In Fig. 1.4 ´e mostrato un esempio di comunicazione binaria fra moduli. Ad ognuno dei due livelli logici ´e associato un opportuno livello di tensione o di corrente.

associato un opportuno livello di tensione o di corrente. Figura 1.4: Sequenza binaria Esistono per`o dei

Figura 1.4: Sequenza binaria

Esistono per`o dei fenomeni per cui ´e necessario scendere di livello d’a- strazione. Esempi di tali fenomeni sono quelli legati al tempo di salita e la metastabilit`a degli elementi di memoria. Gli effetti del tempo di salita e discesa sulle forme d’onda digitali sono evidenziate nella stessa Fig. 1.4. Da tale figura si evince che il segnale assume

anche livelli intermedi che non possono essere associati n`e al livello logico 0 n`e a 1. Per evitare di considerare tali livelli non definiti si effettua un processo

di campionamento sulla forma d’onda trasmessa. Tale campionamento deve

essere effettuato correttamente nei punti in cui il segnale assume uno dei due livelli logici. Spesso tale campionamento ´e effettuato mediante memorie attivate sul fronte.

Se il segnale passa attraverso linee molto lunghe e di caratteristiche non

ideali si possono verificare anche fenomeni di distorsione del segnale stesso che portano alla cosiddetta interferenza intersimbolica. Tale fenomeno pu`o essere

in parte eliminato mediante un equalizzatore di canale che viene introdotto

prima del campionamento. Un cattivo istante di campionamento, che comporta l’acquisizione di un livello intermedio fra 0 e 1, pu`o innescare all’interno della memoria un feno- meno di metastabilit`a. Ovvero il segnale memorizzato assume a sua volta

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CAPITOLO 1.

SINCRONIZZAZIONE NEI SISTEMI ELETTRONICI

un livello intermedio ai due livelli logici. Poi con velocit`a dipendente dal di- mensionamento dei dispositivi e dal rumore presente all’interno del circuito

il livello di tensione memorizzato converge verso uno dei due stati stabili. Dalle considerazioni precedenti si deduce che in pratica l’astrazione di segnale booleano vale se il tempo di salita e quello di discesa sono molto pi`u piccoli del tempo che intercorre fra due commutazioni e se la metastabilit`a ´e evitata o comunque controllata rigorosamente. Da un punto di vista generale l’informazione su una linea digitale ´e asso- ciata alle transizioni che tale linea pu`o effettuare. Maggiore ´e la frequenza ammessa per le transizioni maggiore ´e la quantit`a di informazione che il segnale binario pu`o trasportare. Si ´e detto che nella realt`a la transizione avviene con un tempo di salita o di discesa. La definizione di tale intervallo temporale pu`o essere indicato come il tempo t R = t 2 t 1 che intercorre nel passaggio fra due livelli di tensione specifici (i livelli di soglia V 1 e V 2 ). Tale definizione ´e esemplificata dalla Fig. 1.5.

2 ). Tale definizione ´e esemplificata dalla Fig. 1.5. Figura 1.5: Definizione di tempo di salita

Figura 1.5: Definizione di tempo di salita

Il tempo impiegato dal segnale logico per effettuare le transizioni dipende da vari fenomeni fisici come, ad esempio, la capacit`a delle interconnessioni, la dispersione delle linee di trasmissione e pu`o essere ridotto utilizzando drivers

a banda larga o ripetitori intermedi di segnale. Per semplificare il processo di campionamento spesso nei sistemi digitali si ipotizza che le transizioni del segnale binario siano spaziate nel tempo in modo uniforme. La spaziatura pu`o essere fornita da un segnale di sincro- nismo detto clock. Tale segnale pu`o essere modellato con un’onda quadra periodica. Il periodo di tale onda quadra fornisce l’intervallo fra due possibili commutazioni e l’inverso di tale periodo viene chiamato frequenza di clock. Normalmente la transizione del segnale binario pu`o avvenire in sincronia

1.2.

SINCRONIZZAZIONE DI SISTEMI DIGITALI

15

con uno dei due fronti del segnale di clock (sistema edge-triggered sul fronte

di salita o di discesa).

Quindi ogni volta che sul segnale di clock si verifica il fronte prescelto, il segnale binario ha una opportunit`a di commutazione. Un esempio di tale meccanismo ´e mostrato in Fig. 1.6. In generale ´e sempre possibile associare un segnale di clock ad un segnale binario con commutazioni periodiche (anche

se tale segnale di clock non ´e realmente esistente).

se tale segnale di clock non ´e realmente esistente). Figura 1.6: Segnale generato sul fronte di

Figura 1.6: Segnale generato sul fronte di salita del clock.

La precedente descrizione del segnale di clock, definito in maniera ideale, non tiene conto degli effetti del jitter nella generazione e nella trasmissione del segnale digitale, che porta ad una variazione casuale del periodo fra due transizioni. Da ci`o la necessit`a di definire i concetti di fase e frequenza istantanea. Per un segnale booleano si possono definire una fase ed una frequenza come quelle associate al segnale di clock. E’ opportuno definire un segnale

di clock periodico il cui andamento nel tempo ´e fornito da

(1.1)

x(t) = p((2πf t + φ)mod(2π))

dove p(t) ´e un impulso con duty cycle del 50%

p(t) =

1,

0,

0 t 0.5 0.5 t 1

(1.2)

f rappresenta la frequenza nominale, (f = 1/T con T periodo del clock). Al variare di φ nell’intervallo 0 φ 2π, la transizione viene spostata nel periodo. Se si considerano due segnali booleani, la loro fase relativa ´e data da φ 2 φ 1 . Un modello matematico pi`u generale per il segnale di clock ´e dato da

(1.3)

x(t) = p((2π(f + ∆f )t + φ(t))mod(2π))

dove f ´e la frequenza nominale del clock, ∆f ´e un eventuale offset di frequenza e φ(t) rappresenta invece la variazione istantanea di fase.

16

CAPITOLO 1.

SINCRONIZZAZIONE NEI SISTEMI ELETTRONICI

Nel modello (1.3) φ(t) non modella eventuali offset di frequenza. Conse- guentemente si ipotizza che φ(t) sia limitato φ(t) < φ max e che la sua derivata (frequenza istantanea) abbia un valore medio (nel tempo) nullo

(t)

dt

= 0

(1.4)

1.3 Classificazione dei segnali

Il modello di clock della (1.3) assume che tale segnale abbia una frequenza

fissata anche se non nota a priori. Se il segnale ha un ∆f costante si par- ler`a di segnale isocrono , altrimenti, se ∆f dipende dal tempo, il segnale si dir`a anisocrono. Un segnale anisocrono pu`o essere anche modellato con ∆f costante, in questo caso la fase φ(t) non sar`a pi`u limitata. La fase variabile nel tempo pu`o essere collegata alla piccola variazione dell’intervallo di transizione del segnale di clock, normalmente indicato come

jitter di fase. Questo jitter ´e stato di scarsa importanza nel passato ma diviene sempre pi`u importante al crescere della frequenza di trasferimento delle informazioni binarie. E’ possibile quindi definire una frequenza istantanea del clock, definita come

f(t) = f + ∆f + dφ(t) .

dt Nel caso che l’ipotesi (1.4) sia verificata la frequenza media risulta essere pari a f + ∆f . La classificazione dei vari tipi di segnali in relazione alla sincronizzazione ´e mostrata in Fig. 1.7. Per ci`o che concerne la sincronizzazione del singolo segnale si pu`o definire,

come visto in precedenza, il concetto di segnale isocrono e anisocrono. Per la relazione fra due segnali, essi si definiscono sincroni se sono isocroni, hanno la stesso offset di frequenza e la differenza di fase ´e nulla. Esempio di segnali sincroni ´e quello di due segnali generati con lo stesso riferimento di clock. Due segnali che non sono sincroni vengono detti asin- croni (anche se qualche autore definisce sincroni anche segnali che abbiano una differenza di fase non nota a priori). In conseguenza delle definizioni precedenti, ogni segnale anisocrono ´e asincrono rispetto ad ogni altro segnale. Due segnali che hanno invece una frequenza f +∆f perfettamente coinci- dentente, vengono detti mesocroni. Per due segnali mesocroni, la differenza

di fase ´e comunque limitata

φ(t) 2φ max .

(1.5)

(1.6)

1.3.

CLASSIFICAZIONE DEI SEGNALI

17

1.3. CLASSIFICAZIONE DEI SEGNALI 17 Figura 1.7: Classificazione della sincronizzazione Due segnali generati dallo

Figura 1.7: Classificazione della sincronizzazione

Due segnali generati dallo stesso clock ma con ritardi di propagazione diversi sono mesocroni. Ancora, due segnali con frequenze molto prossime ma non esattamente uguali (come ad esempio i segnali derivati da due oscillatori indipendenti) sono detti plesiocroni. Supponiamo che la frequenze nominali dei due segnali siano uguali e pari f , ma che nella realt`a si abbiano invece le frequenze f + ∆f 1 e f + ∆f 2 , la differenza istantanea di fase sar`a

φ(t) = (∆f 1 f 2 )t + (φ 1 (t) φ 2 (t))

(1.7)

dove il primo termine cresce linearmente con il tempo. Due segnali che hanno differenti frequenze nominali sono detti eterocroni. Normalmente le due frequenze sono scelte in modo tale che una delle due sia certamente superiore all’altra. Ad esempio se si considerano le due frequenze f 1 e f 2 tali che f 1 < f 2 , tale relazione deve essere verificata anche nel caso peggiore f 1 + ∆f 1 < f 2 + ∆f 2 .

18

CAPITOLO 1.

SINCRONIZZAZIONE NEI SISTEMI ELETTRONICI

Capitolo 2 Sistemi analogici: PLL

2.1 Analisi della fase

In questo paragrafo parleremo di Phase-locked Loop (PLL), vale a dire di un sistema che modifica la fase di un segnale generato localmente sˆ(t) in modo che sia uguale a quella di un segnale di ingresso s(t). Per osservare il funzionamento di un tale dispositivo consideriamo due sinusoidi

s(t) = sin(ω 0 t + θ(t);

ˆ

sˆ(t) = sin(ω 0 t + θ(t)).

(2.1)

In questa formalizzazione supponiamo che la fase θ(t) vari lentamente in confronto al contributo dato da ω 0 t, vale a dire

(t)

dt

<< ω 0

(2.2)

Supponiamo anche che la pulsazione ω 0 sia uguale per entrambi i segnali.

Eventuali variazioni di tale pulsazione possono essere riportati a variazioni di

ˆ

fase nel tempo e quindi essere inglobate nella θ(t). Supponiamo ad esempio che la fase dei due segnali sia uguale, mentre il segnale generato localmente sˆ(t) abbia una frequenza angolare ωˆ, allora si pu`o porre

ˆ

θ

ωˆ = ω 0 + d dt

=

ω 0 + (ˆω ω 0 )

(2.3)

Ci`o corrisponde a dire che la differenza delle frequenze angolari sar`a pari

. Il nostro obiettivo sar`a quindi quello di agganciare la fase

a ωˆ ω 0

complessiva del segnale locale

d

ˆ

θ

dt

=

ˆ

ˆ

Θ = ω 0 t + θ(t)

(2.4)

19

20

CAPITOLO 2.

SISTEMI ANALOGICI: PLL

20 CAPITOLO 2. SISTEMI ANALOGICI: PLL Figura 2.1: Andamento dei fasori durante la fase di aggancio

Figura 2.1: Andamento dei fasori durante la fase di aggancio di un PLL.

a quella del segnale ricevuto

Θ = ω 0 t + θ(t).

(2.5)

Questo meccanismo pu`o essere spiegato mediante l’utilizzo di fasori. Ad ogni segnale ´e associato un numero complesso (fasore) dato da s = e jΘ (o sˆ = e j Θ ). La Fig. 2.1 mostra appunto i due fasori rappresentati sul piano in due istanti temporali (t 0 e t 1 > t 0 ). I due fasori ruotano con una frequenza angolare istantanea data da

ˆ

ˆ

ˆ

(2.6)

Ci`o che ci interessa ´e di ridurre l’errore di fase tra questi due fasori, cio`e il PLL dovr`a cercare di annullare l’errore di fase

dΘ(t)

dt

= ω 0 + (t) dt

d

Θ(t)

dt

θ(t)

= ω 0 + d

dt

ˆ

ˆ

φ(t) = Θ(t) Θ(t) = θ(t) θ(t).

(2.7)

L’errore di fase ´e una quantit`a relativa. Per tale motivo le considerazioni che verranno fatte riguarderanno solo quantit`a relative. Se ora moltiplichiamo i due segnale fra di loro si otterr`a

ˆ

sin(ω 0 t + θ(t)) sin(ω 0 t + θ(t)) =

= 1 2 cos(θ(t) θ(t))

ˆ

1

2 cos(2ω 0 t + θ(t) + θ(t))

ˆ

(2.8)

2.2.

IL PLL

21

Il primo termine dell’equazione (2.8) misura la differenza fra le due fasi

ˆ

φ = θ(t) θ(t). Poich´e si suppone che la fase θ(t) vari molto pi`u lentamen-

te che la frequenza angolare 2ω 0 , il secondo termine della (2.8) pu`o essere

eliminato attraverso un filtro passa basso.

Nell’equazione (2.8) l’errore di fase θ(t)θ(t) ´e applicato come argomento

alla funzione coseno che ´e una funzione pari. Questo significa che osservando

ˆ

ˆ

il risultato della (2.8) non siamo in grado di discriminare il caso θ(t) > θ(t)

ˆ

da θ(t) < θ(t). Per poter poter discriminare questi due casi ´e necessario uti-

lizzare una funzione dispari. Se al segnale generato localmente applichiamo uno sfasamento di π/2, l’equazione (2.8) diviene

=

sin(ω 0 t + θ(t)) sin(ω 0 t + θ(t) + π ) =

ˆ

2

1

2 sin(θ(t) θ(t))

ˆ

1

2 sin(2ω 0 t + θ(t) + θ(t))

ˆ

ˆ

(2.9)

In (2.9) l’errore di fase θ(t)θ(t) ´e applicato come argomento alla funzione

dispari seno, mentre il secondo termine, a frequenza angolare 2ω 0 , pu`o essere

ˆ

ancora eliminato con un filtro passa basso. In questo caso se θ(t) θ(t) ´e

diverso da zero, un segnale di errore con lo stesso segno ´e generato all’uscita

di (2.9).

In questo modo il prodotto di (2.9) rappresenta il metodo che ci consente

di

rilevare l’errore di fase.

2.2 Il PLL

Partendo dal rivelatore di errore di fase definito mediante la (2.9), ´e possi-

bile costruire un dispositivo che sia in grado di inseguire la fase del segnale

di ingresso. Consideriamo infatti lo schema di Fig. 2.2. In questo sche-

ma, il prodotto del segnale d’ingresso con l’oscillazione locale effettuato dal moltiplicatore viene inviato al filtro che provvede ad eliminare la compo- nente 2ω 0 facendo passare la sola componente e(t) legata all’errore di fase

ˆ

φ(t) = θ(t) θ(t). Tale segnale d’errore e(t) ´e poi posto in ingresso di un

oscillatore controllato in tensione (Voltage Controlled Oscillator o VCO) .

Quando la tensione d’ingresso ´e nulla il VCO oscilla con una frequenza an- golare pari a ω 0 . Un errore di fase positivo (negativo) impone al VCO di

ˆ

aumentare (diminuire) la frequenza angolare istantanea d Θ(t)/dt. E’ oppor- tuno osservare che un errore di fase nullo corrisponde a due segnali (fasori) sfasati di π/2. Ci`o significa che il segnale s(t) sar`a ricostruito a partire dal segnale dell’oscillatore locale applicando uno sfasamento di π/2. L’ampiezza

22

CAPITOLO 2.

SISTEMI ANALOGICI: PLL

22 CAPITOLO 2. SISTEMI ANALOGICI: PLL Figura 2.2: Schema generale del PLL. Le ampiezze sono normalizzate:

Figura 2.2: Schema generale del PLL. Le ampiezze sono normalizzate: s(t) =

2A sin(Θ(t)) e sˆ(t) = 2K 1 sin( Θ(t))

ˆ

del segnale d’ingresso ´e pari a 2A, mentre l’uscita del VCO ha un’ampiezza

pari a 2K 1 . Seguendo lo schema di Fig. 2.2 l’uscita del moltiplicatore sar`a pari a

(2.10)

In (2.10) il termine K m rappresenta il guadagno del moltiplicatore, la cui dimensione ´e V 1 . Poich`e il filtro attenua notevolmente la frequenza 2ω 0 , il secondo termine della equazione (2.9) ´e stato eliminato in (2.10). Nello schema di Fig. 2.2 F (s) rappresenta la funzione di trasferimento del filtro nel dominio di Laplace e quindi la trasformata del segnale d’uscita si pu`o ottenere mediante

(2.11)

E(s) = F (s)X(s).

x(t) = AK 1 K m sin(θ(t) θ(t))

ˆ

Se f (t) rappresenta la risposta impulsiva del filtro, l’equazione (2.11) pu`o essere scritta nel tempo in termini di convoluzione

e(t) =

t

0 x(τ )f (t τ )dτ.

(2.12)

La frequenza del VCO ´e una funzione del segnale d’ingresso e(t). Quando

= ω 0 , che

´e anche detta frequenza di riposo. Se invece si applica un segnale d’erro- re non nullo, la frequenza angolare istantanea del VCO assumer`a il valore ω 0 + K 0 e(t), dove K 0 rappresenta il fattore di guadagno del VCO, ed ha dimensione s 1 V 1 . Poich`e la frequenza ´e la derivata della fase si pu`o anche scrivere

(2.13)

il segnale e(t) ´e nullo, il VCO oscilla ad una frequenza angolare ω

0

d

ˆ

Θ(t)

dt

=

ω 0 + K 0 e(t)

2.2.

IL PLL

23

2.2. IL PLL 23 Figura 2.3: Schema generale in banda base del PLL. dove ˆ ˆ

Figura 2.3: Schema generale in banda base del PLL.

dove

ˆ ˆ

Θ(t) = ω 0 t + θ(t).

Derivando (2.14) possiamo ottenere che la derivata della fase del VCO sar`a pari a

(2.14)

ˆ

d θ(t)

dt

=

K 0 e(t).

(2.15)

Dalle equazioni (2.10), (2.12) e (2.15) si pu`o ottenere

d

ˆ

θ(t)

dt

=

dt [θ φ(t)] = K 0 K m K 1 A 0 f (t

d

t

Modificando l’errore di fase

l’equazione

(t)

dt

=

dt

(2.16)

si

arriva

t

KA 0 f (t τ )

τ ) sin[φ(τ )]dτ.

(2.16)

all’equazione

dinamica

per

sin[φ(τ )]

(2.17)

con K = K 0 K m K 1 . L’equazione (2.17) corrisponde allo schema di Fig. 2.3.

In questo schema il moltiplicatore ´e sostituito con il sottrattore (che cal- cola la differenza di fase), mentre il VCO ´e sostituito dall’integratore. In

ˆ

questa nuova formulazione le variabili θ(t) e θ(t) nonch`e l’errore di fase φ(t)

sono le variabili che appaiono esplicitamente. Ci`o ci consente di semplificare l’analisi concentrandoci solo sulle variabili d’interesse. E’ opportuno inoltre osservare che nello schema di Fig. 2.3 ´e anche assente la frequenza angolare ω 0 , per tale motivo tale modello ´e detto modello in banda base del PLL.

24

CAPITOLO 2.

SISTEMI ANALOGICI: PLL

2.3 Modello lineare

Ora vogliamo analizzare il comportamento del modello di Fig. 2.3 per diverse leggi di variazione della fase d’ingresso. Purtroppo il modello da analizzare ´e non lineare a causa della nonlinearit`a del blocco di calcolo del seno. Se per`o si ipotizza che l’errore di fase φ(t) sia abbastanza piccolo (come avviene quando il PLL ha agganciato l’ingresso e ci sono piccole variazioni della fase) si pu`o porre

sin φ(t) φ(t)

(2.18)

In questo modo l’equazione (2.17) del PLL si trasforma nell’equazione lineare seguente

(t)

dt

=

dt

t

KA 0 f (t τ )φ(t)

(2.19)

Come abbiamo osservato precedentemente il termine KA = K 0 K m K 1 A. Spesso per`o nella letteratura si trova

KA = K 0 K D

con K D = K m K 1 A. K D viene chiamato guadagno del rivelatore di fase . Questa definizione ´e corretta purch`e l’ampiezza del segnale d’ingresso A sia mantenuta costante. Il vantaggio di tale definizione `e nella possibilit`a di misurare direttamente il parametro K D . L’analisi del circuito lineare pu`o essere effettuata usando la trasformata di Laplace. In particolare, nel seguito indicheremo con θ(s) e φ(s) le trasformate dei segnali θ(t) e φ(t). Usando tali trasformate l’equazione (2.19) diviene

(s) = (t) KAF (s)φ(s)

(2.20)

(2.21)

Il modello nel dominio di Laplace ´e mostrato nella Fig. 2.4.

ˆ

Sostituendo l’errore di fase φ(s) con la differenza θ(s) θ(s) si ottiene la

seguente funzione ad anello chiuso del PLL

H(s) =

ˆ

θ(s)

θ(s) =

KAF (s) s + KAF (s)

(2.22)

Riassumendo, si hanno le seguenti equazioni del PLL

H(s) =

ˆ

θ(s)

θ(s) =

KAF (s)

s + KAF (s)

ˆ

φ(s) = θ(s) θ(s) = [1 H(s)]θ(s)

=

φ(s)

1

θ(s)

1 + [KAF (s)/s]

(2.23)

2.3.

MODELLO LINEARE

25

2.3. MODELLO LINEARE 25 Figura 2.4: Modello lineare del PLL nel dominio di Laplace. 2.3.1 Errore

Figura 2.4: Modello lineare del PLL nel dominio di Laplace.

2.3.1 Errore in regime permanente

Quando il segnale d’ingresso ha una variazione (di fase o di frequenza) il PLL

modifica i suoi parametri al fine d’inseguire e ricostruire con l’uscita del VCO

la forma d’onda d’ingresso. Tale inseguimento passa per un comportamento

transitorio fino ad arrivare al comportamento a regime. In una prima fase, siamo interessati a valutare il valore che l’errore di fase φ(t) assume dopo la

conclusione del regime transitorio.

A tale scopo ´e possibile utilizzare il teorema del valore finale della

trasformata di Laplace che pu`o essere formulato nel modo seguente

t φ(t) = lim

lim

s0 (s)

(2.24)

L’equazione (2.24) pone una corrispondenza fra il valore finale nel dominio del tempo (supponendo l’esistenza del valore in regime permanente) e il valore della trasformata (s) nel punto s = 0. Possiamo utilizzare l’equazione (2.24) insieme con l’espressione dell’errore

di fase, ottenuto da (2.23),

φ(s) =

1

+ [KAF (s)/s] θ(s)

1

(2.25)

In

tale equazione compare la funzione di trasferimento ad anello aperto

pari a

G 0 (s) = KAF (s)/s

(2.26)

per cui la (2.25) pu`o essere riscritta come

φ(s) =

1

+ G 0 (s) θ(s).

1

(2.27)

26

CAPITOLO 2.

SISTEMI ANALOGICI: PLL

Dalla (2.27) osserviamo che l’errore di fase in condizioni di regime di- pende sia dalla funzione di trasferimento ad anello aperto G 0 (s) che dal segnale d’ingresso θ(s). E’ abitudine calcolare tale errore per tre diversi tipi

di ingresso:

θ(t) =

θ,

ωt

ωt˙ 2 /2

θ(s) =

θ/s

ω/s 2

ω/s˙

3

gradinof ase

gradinofrequenza

rampafrequenza

(2.28)

Come primo caso calcoliamo l’errore a regime per una fase d’ingresso che abbia un andamento a gradino con ampiezza ∆θ, come nel primo caso della

(2.28):

s0 s θ

s

φ(t → ∞) = lim

1 + [KAF (s)/s] = 0,

1

F (0)

= 0

(2.29)

ci`o significa che il PLL `e in grado di agganciare la fase con errore nullo. L’aggancio con errore nullo avviene anche se la funzione F (s) = 1, vale a dire il filtro `e semplicemente una costante nella banda di interesse. Consideriamo ora il caso di una variazione di frequenza pari a ∆ω (il secondo caso riportato nella (2.28)). La fase d’ingresso ha una trasformata

di

Laplace data da θ(s) = ∆ω/s 2 . L’errore a regime sar`a quindi dato da

s0 s ω

s

2

φ(t → ∞) = lim

1 + [KAF (s)/s] = lim

1

s0

ω [KAF (s)]

s

+

(2.30)

Per ottenere un errore di fase che tenda a zero `e necessario che la funzione

di

pi`u grande possibile. Infatti, se F (s) ha un polo di ordine k nell’origine s = 0, F (s) pu`o essere espressa come

trasferimento del filtro per frequenza nulla F (s = 0) assuma un valore il

F(s) = 1 k F 1 (s)

s

(2.31)

con l’ipotesi che 0 < |F 1 (0)| < . Nel caso di una funzione con uno o pi`u poli in s = 0 (k 1), l’errore di fase generato dal PLL, per una variazione a gradino della frequenza angolare, tende a 0. Analizziamo ora il comportamento del PLL quando in ingresso `e applicata una variazione a rampa della frequenza d’ingresso (ci`o pu`o simulare l’effetto Doppler di una sorgente a frequenza costante posta su un veicolo che si muove con accelerazione radiale costante pari a ∆ω˙ = c/ω 0 rispetto al ricevitore,

2.4.

ANALISI DI PLL DEL SECONDO ORDINE

27

ove c rappresenta la velocit`a della luce). Analogamente ai casi discussi in precedenza, l’errore a regime sar`a pari a

s0 s ω˙

s

3

s0

= lim

1 + [KAF (s)/s]

ω˙ + [KAF (s)s]

1

φ(t → ∞) = lim

s 2

(2.32)

In questo caso l’errore di fase a regime sar`a nullo solo se la funzione F (s) ha almeno due poli nell’origine. Viceversa, se la funzione ha un solo polo nell’origine, l’errore a regime sar`a pari a

φ(t → ∞) =

ω˙ (0)

KAF 1

(2.33)

In questo caso se non si utilizza alcun filtro l’errore di fase φ(t) non raggiunge mai un valore di regime permanente ma cresce indefinitivamente.

A questo punto si pu`o quindi dare la seguente regola generale: per inseguire

con errore a regime nullo una fase d’ingresso con trasformata di Laplace del

tipo

Normalmente un PLL senza filtro `e detto anello del primo ordine, mentre un PLL contenente filtro con un polo `e detto anello del secondo ordine. In generale, l’anello di un PLL con (k 1) poli `e detto anello di ordine k. Ci`o non va confuso con il termine tipo, utilizzato nella teoria dei controlli per caratterizzare la funzione di anello aperto G 0 (s). Infatti una funzione G 0 (s) `e detta di tipo k se essa presenta k poli (integratori) nell’origine s = 0. Ne consegue che l’ordine sar`a in genere maggiore del tipo in quanto il primo include tutti i poli e non solo quelli nell’origine (come avviene per la definizione di tipo). In conclusione, l’errore a regime di un PLL dipende dal valore assunto dalla funzione ad anello aperto nell’origine. Viceversa il comportamento dinamico dipende dalla struttura completa della funzione d’anello aperto.

1 k `e necessario introdurre un filtro con (k 1) poli nell’origine.

s

2.4 Analisi di PLL del secondo ordine

In questo paragrafo analizzeremo le caratteristiche dinamiche del PLL. Per

tale analisi verr`a utilizzata la rappresentazione della funzione di trasferimento

in

funzione della frequenza attraverso il diagramma di Nyquist e il diagramma

di

Bode. In particolare, la prima analisi da effettuare riguarda la stabilit`a

del dispositivo. A tale scopo si consideri la funzione di trasferimento di un

28

CAPITOLO 2.

SISTEMI ANALOGICI: PLL

sistema controreazionato

H(s) =

G 0 (s) (s) 1 + G 0

(2.34)

basato su una funzione ad anello aperto G 0 (s) stabile. Tale sistema sar`a stabile se i suoi poli sono tutti caratterizzati da parte reale negativa (vedi Appendice A).

L’obiettivo dell’analisi svolta nei corsi di controlli `e quello di determinare

la stabilit`a di H(s) a partire dalla conoscenza dei poli e degli zeri di G 0 (s).

Un possibile modo per rispondere alla richiesta suindicata `e quello di osservare il diagramma di Nyquist. Quando la variabile s ´e fatta variare da −∞ a +la funzione G 0 (s) percorre una traiettoria nel piano complesso, come mostrato in Fig. 2.5.

traiettoria nel piano complesso, come mostrato in Fig. 2.5. Figura 2.5: Esempio di diagramma di Nyquist.

Figura 2.5: Esempio di diagramma di Nyquist.

Se si conta il numero di rotazioni orarie complete che il diagramma compie intorno al punto 1, indicato con N , si avr`a

N = Z P

(2.35)

dove Z rappresenta il numero di zeri nel semipiano positivo della funzione

1+G 0 (s) (corrispondenti ai poli della H(s), mentre P rappresenta il numero

di

poli nello stesso semipiano della funzione 1 + G 0 (s) (corrispondenti ai poli

di

G 0 (s)).

Dall’osservazione precedente deriva che affinch`e il sistema sia stabile si dovr`a avere Z = 0.

2.4.

ANALISI DI PLL DEL SECONDO ORDINE

29

La procedura da seguire per la verifica della stabilit`a sar`a quindi la seguente:

1. verifica del numero di poli con parte reale positiva (P ) della funzione G 0 (s);

2. tracciare il digramma di Nyquist della G 0 (s);

3. verificare il numero di rotazioni orarie (N ) del vettore 1 G 0 (s) andando da −∞ a +;

4. calcolo del numero di zeri a parte reale positiva della 1 + G 0 (s) dato da: Z = N + P (affinch`e il sistema sia stabile deve risultare Z = 0).

Un altro modo di verificare e misurare il livello di stabilit`a ´e attraverso il diagramma di Bode. In questo caso si tratta di due grafici che esprimono l’andamento del modulo e dell’ampiezza della G 0 (s) in funzione della fre- quenza angolare ω. Un esempio di diagramma di Bode per la funzione

´e mostrato in Fig. 2.6.

1

s(s+1)

di Bode per la funzione ´e mostrato in Fig. 2.6. 1 s ( s +1) Figura

Figura 2.6: Diagramma di Bode per la funzione

1

s(s+1) .

30

CAPITOLO 2.

SISTEMI ANALOGICI: PLL

Come ben noto il criterio di stabilit`a mostrato in precedenza pu`o essere evidenziato direttamente sul diagramma di Bode. Infatti la condizione di instabilit`a ´e collegata alla rotazione della funzione ad anello aperto intorno al punto 1 del diagramma di Nyquist, corrispondente ad ampiezza unitaria e fase 180 o . Per evidenziare il passaggio interno od esterno al punto 1 ´e importante osservare il comportamento della funzione G 0 () nel punto in cui il modulo ´e pari a 1 e quello in cui la fase vale 180 o . Nella Fig. 2.7 sono appunti mostrati questi due valori della funzione. In questo caso la funzione G 0 () ha poli nell’origine, per cui a frequenza

ω → ∞ si avr`a che G 0 () 0. Poich`e

nulla |G 0 ()| → +. Viceversa per

la funzione si muove in senso orario il punto 1 sar`a all’interno della funzione se per fase 180 o il modulo |G 0 (1 )| > 1 mentre sar`a all’esterno se |G 0 (1 )| < 1. In quest’ultimo caso risulter`a N = 0 e quindi il sistema sar`a stabile se P = 0 (ovvero se la funzione ad anello aperto ´e stabile). Nel caso in cui

il sistema controreazionato risulti stabile |G 0 (1 )| viene chiamato margine di guadagno . Stesse considerazioni possono essere fatte per la fase. In

. Stesse considerazioni possono essere fatte per la fase. In Figura 2.7: Margine di fase e

Figura 2.7: Margine di fase e di guadagno (F ase(G 0 (1 ) = π).

particolare, nelle ipotesi precedenti la condizione di stabilit`a implica che per modulo unitario (G 0 (2 ) = 1) la fase della funzione di trasferimento Φ R =

valore 180 o Φ R viene chiamato margine di fase

. Il termine margine indica il fatto che ´e possibile accettare una equivalente

F ase(G 0 (2 )) > 180 o . Il

degradazione nella funzione ad anello aperto senza compromettere la stabilit`a del sistema controreazionato.

2.4.

ANALISI DI PLL DEL SECONDO ORDINE

31

Ad esempio consideriamo la funzione ad anello aperto G 0 () = Il diagramma di Nyquist di tale funzione ´e mostrata nella Fig. 2.8.

5000

(+10) 3 .

´e mostrata nella Fig. 2.8. 5000 ( jω +10) 3 . Figura 2.8: Diagramma di Nyquist

Figura 2.8: Diagramma di Nyquist con margine di fase e di guadagno per la funzione G 0 () =

5000

(+10) 3 .

Il diagramma di Bode della stessa funzione ´e mostrata in Fig. 2.9. Il sistema risulter`a stabile se Φ R = F ase(G 0 (2 )) > 180 o . Nelle figure sono appunto mostrati tali margini di fase e di guadagno. Le osservazioni fatte sulla stabilit`a di sistemi controreazionati saranno utili per verificare la stabilit`a del PLL. La realizzazione reale dei poli da inserire all’interno dell’anello di controreazione del PLL, pu`o essere effettuata in diversi modi. Una realizzazione perfetta del polo nell’origine pu`o essere quella mostrata in Fig. 2.10. In questo caso il circuito si compone di due resistenze (R 1 e R 2 ), un consensatore (C) ed un amplificatore operazionale ideale (con R in = e A = ). La funzione di trasferimento nel dominio di Laplace di tale circuito, il cui diagramma di Bode asintotico ´e mostrato in Fig. 2.10, ´e la seguente

E(s)

=

U(s)

1 + sT 2

sT 1

(2.36)

32

CAPITOLO 2.

SISTEMI ANALOGICI: PLL

32 CAPITOLO 2. SISTEMI ANALOGICI: PLL Figura 2.9: Diagramma di Bode con margine di fase e

Figura 2.9: Diagramma di Bode con margine di fase e di guadagno per la funzione G 0 () =

5000

(+10) 3 .

con T 1 = R 1 C e T 2 = R 2 C