Revista Argentina de Trabajos Estudiantiles

Circuito Integrado Programable para la Conversin Serie Paralelo De 32bits

Martn Di Federico Pedro Julin
Universidad Nacional del Sur mdife@uns.edu.ar Universidad Nacional Del Sur - CONICET pjulian@ieee.org

Resumen Este trabajo es la descripcin de un circuito integrado conversor serie-paralelo de 32 bits, implementado en una tecnologa CMOS estndar de 1.5m. AbstractThis work is the description of an integrated circuit serial-parallel converter of 32 bits, implemented in a CMOS standard technology of 1.5m

I. INTRODUCCIN En este trabajo se presenta un circuito integrado diseado en la UNS (Universidad Nacional Del Sur), para la Materia Anlisis y Diseo de Circuitos Digitales. Una de las limitaciones comunes en circuitos integrados (CI) es la cantidad de pads disponibles para monitorear seales internas, y tambin para acceder al interior del mismo con un bus de seales externas [1] [2]. Una posible solucin consiste en el diseo de una interfaz programable serie, que permita leer o escribir una cadena de registros, que funcionen extrayendo datos del CI o introducindolos. El circuito integrado que se propone en este trabajo, es una memoria de 32 bits serie, donde por medio de un pin de Entrada / Salida (E/S) se realiza la lectura y escritura de la informacin. En un ciclo de lectura o escritura, se puede acceder tanto a un bit como a los 32 bits en una sola trama de comunicacin. Este tipo de arquitectura tambin puede ser utilizada para establecer comunicacines de datos dentro del mismo chip a altas velocidades y para intercambiar datos entres distinto niveles de un chip, en tecnologas de integracin 3D [3]. II. TECNOLOGA El CI se integr en un proceso n-well CMOS estndar de 1.5m (=0.8 m), con 2 capas de metal, 2 capas de poly, opcin a transistores NPN y condensadores Pip (poly sobre poly) de 600 af/m. Todos los transistores implementados son de tamao mnimo, siendo los PMOS de 8 m x 1,6m (W=10 , L= 2 ) y los NMOS de 4,8 m x1,6 m (W =6 , L=2 ). III. DESCRIPCIN

El circuito integrado (CI) es una memoria serie de 32 bits, donde se realiza la lectura y escritura de la informacin por medio de un nico pin de Entrada / Salida (E/S). En un ciclo de lectura o escritura, se puede acceder tanto a un bit como a los 32 bits, mediante una sola trama de comunicacin. La salida paralelo est multiplexada en 2 canales de 16 bits. Con la entrada Mux en estado bajo se tienen en la salida los bits de la direccin 00H a la 0FH, con Mux en estado alto se tienen los bits de la 10H a la 1FH. Se define un protocolo serie sincrnico, el cual permite establecer las operaciones de lectura o escritura, tanto para un bit como para los 32 bits (Palabra). La trama del protocolo puede verse en la Fig. 1. 1 Bit L/E 1 Bit B/P 5 Bits / 32 Bits Dir/Pal 1 Bit B

Figura 1: Trama de comunicacin serie

La funcin de cada uno de los segmentos de la trama se explica a continuacin: L / E: Primer bit de la trama, indica si la operacin que se va a realizar es de lectura (0 lgico) o de escritura (1 lgico). B / P: Indica si la operacin de lectura o escritura se realiza en solo bit (1 lgico) o una palabra (0 Lgico). Dir / Pal: La longitud de este segmento de trama depende si se escribe una palabra o un bit. Si se opera sobre una palabra, este segmento tiene una longitud de 32 bits y es la palabra que se escribe o se lee de la memoria, donde el primer bit corresponde a la direccin 00h y el ltimo a la 1Fh. Para operaciones sobre un bit este segmento tiene una longitud de 5 bits, los cuales indican la direccin del bit que se va a acceder. B: Este segmento solo existe para operaciones con bit, siendo este el valor que se escribe o se lee de la memoria. Para comenzar el envo de la informacin, junto con el bit L/E es necesario establecer un nivel bajo en la entrada En para indicar comienzo de la trama, como lo muestra la Fig. 2. En la Figura 2 se puede observar un ejemplo de la lectura de un bit, y en la Fig. 3 la lectura de una palabra.

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2
W=10*L L=2*L

Out0
W=6*L L=2*L

A2 A3 A4

A
W=10*L

B C

L=2*L

Out1
W=6*L L=2*L

Habilitacin

W=10*L

L=2*L

Out2
W=6*L L=2*L

W=10*L

L=2*L

Out3
W=6*L L=2*L

Salidas decodificador

Entradas deco 2x4

Figura 2: Lectura de Bit

A1

A0

Figura 4: Decodificador de bloque

Figura 3: Lectura de palabra

Como muestra la Figura 5, cada registro de memoria tiene una entrada de habilitacin (Sel), que es manejada por el decodificador. Tiene una entrada de dato (In), una entrada de Lectura (R), que habilita la salida de informacin, una entrada de escritura (W), que guarda el Bit de la entrada In en el registro. Para borrar la informacin tiene reset (Clr), y dos fases del reloj (F1 y F2). La salida Dout esta conectada al multiplexor de salida paralelo y la salida Out est conectada a travs de un buffer de tres estados al bus de salida serie.
A
Sel

IV. ARQUITECTURA El circuito funciona con un reloj de dos fases no solapadas. El CI contiene a nivel de bloques, una memoria de 32 Bits y un decodificador de 5 lneas de entrada a 32 lneas de salida (5x32) para la habilitacin de cada registro de memoria. Tambin cuenta con un contador que regula los tiempos y genera las direcciones de memoria, un registro serie que guarda la direccin del bit que se va a acceder y dos multiplexores: uno para los datos la salida paralelo y otro para seleccionar si la habilitacin de los registros lo realiza el contador o el registro serie. Adems posee una mquina de estados que se encarga de sincronizar los tiempos y las seales internas de control y comunicacin. La memoria de 32 bits est formada por 32 registros, los cuales estn agrupados en 8 bloques de 4 registros. Cada bloque cuenta con un decodificador de 2x4, que habilita a cada uno de los registros en el bloque. A su vez, cada decodificador tiene una habilitacin de 3 entradas; cada uno de los 8 grupos de registros se habilita con estos 3 bits, obtenindose as el decodificador de 5x32. En la Figura 4 puede verse el esquemtico del decodificador de bloque.
A
W

B
Clr

In

0 1
F1 F2

CLB DATA Q
QB
F1
F2
S

Enn

Out

DOut

Figura 5: Esquemtico de un registro de memoria

Cada uno de los registros esta formado por un Flip-Flop D Maestro Esclavo con reloj bifsico, donde el maestro lee el dato de la entrada con un 1 en la fase uno (1) y mantiene el dato ledo a la salida con un 0 en la fase 1, y el esclavo copia y mantiene de igual forma, pero con la fase dos (2). En la Figura 6, se puede observar una de las celdas de memoria que esta formada por 56 transistores de tamao mnimo con un rea de 0,024mm, teniendo 304m de ancho y 80m de alto.

Figura 6: Layout de un registro de memoria

Para comenzar el envo de informacin se tiene que habilitar la mquina de estados por medio de la entrada de habilitacin (En). La maquina de estados tiene 7 estados

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codificados mediante tres bits X0, X1 y X3. Al resetear la mquina, esta se establece en el estado inicial (I) y en funcin del bit de E/S evoluciona a los siguientes estados: E: Se realizara una operacin de escritura L: Se realizara una operacin de lectura LP: Lectura de Palabra LB: Lectura de Bit EP: Escritura de Palabra EB: Escritura de Bit En la Tabla1 se presentan la transiciones posibles de la mquina de estados.
Tabla 1: Tabla de transiciones de estado

Estado I E L EB EP LB LP X2 X1 X0 0 0 0 0 0 1 0 1 0 1 0 1 1 0 0 1 1 1 1 1 0

Transiciones Entrada 0 Entrada 1 X2 X1 X0 X2 X1 X0 L 0 1 0 E 0 0 1 EP 1 0 0 EB 1 0 1 LP 1 1 0 LB 1 1 1 EB 1 0 1 EB 1 0 1 EP 1 0 0 EP 1 0 0 LB 1 1 1 LB 1 1 1 LP 1 1 0 LP 1 1 0

3 registro serie, y en el sexto bit se habilita el lugar de memoria apuntado por el registro serie. El registro serie esta formado por 5 Flip-Flop D Maestro Esclavo en cascada, cuya entrada est conectada al pin E/S. El registro serie, se habilita solo en los estados LB y EB. Al escribir o leer los 32 bits las direcciones se generan solas por medio de un contador. Las salidas del registro serie y del contador, van a un multiplexor, y en funcin del estado en que se encuentre la maquina de estados, selecciona una u otra entrada para ingresar la direccin al decodificador. El contador es de 5 bits y tiene una estructura modular. La Figura 8 muestra el esquemtico de cada uno de los cinco mdulos del contador donde la salida Out es la entrada del modulo siguiente. La figura 9 muestra el layout de un modulo del contador. El contador completo esta formado por cinco de estos mdulos.

In B A Clr
CLB DATA Q QB

A Out B

Como se puede observar en la figura 7, el layout completo de la mquina de estados mide aproximadamente 0,09mm; con un alto de 320m, y un largo de 280m.

Cont

F1 F2

F1 F2

Figura 8: Modulo del contador Esquemtico.

Figura 9: Modulo del contador Layout.

En los estados LP y EP se est 32 periodos de reloj, para volver al estado inicial en el perodo 33. En los estados LB y EB solo se est 6 periodos de reloj; en el sptimo periodo, se vuelve al estado inicial. Adems, se generan dos seales internas para manejar los tiempos que se transcurre en cada estado. Una seal se genera cuando el contador es 6 y otra cuando el contador es 32, y estas seales se utilizan para volver al estado de Inicio.
Figura 7: Layout de la mquina de estados.

El direccionamiento de los registros se realiza en formas distintas dependiendo si se esta operando sobre un bit, o sobre los 32 bits. Al escribir o leer un bit, se especifica la direccin en la trama que tiene una longitud de 5 bits, estos se guardan en un

V. DESCRIPCIN DE ENTRADAS/SALIDAS Y PROTOTIPO FABRICADO El CI viene en un encapsulado DIP 40, del cual se utilizan 38 de las patas. Para conectar cada una de las patas del encapsulado con el CI se utilizan los pads. Hay varios tipos de pads, como se puede ver en la Fig. 10. Para alimentar los

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4 inversores y los buffers de estos pads, se utiliza una entrada especial VDD_Pad, de manera que hay dos entradas de alimentacin, una para el circuito y otra para los pads. La Figura 11 muestra un diagrama del funcionamiento del Circuito integrado y las interacciones entre las distintas partes del circuito.

LP

PADAREF

PADAREF

PADOUT

PADOUT

0 L 1 0 Contar

Contador

5 x 3 2

32Bits

Buf

PADBIDIRHE

InAux Hab Out

Inici o 1

L B Contar EP Registro serie

32 F 6

IN
E

Contar

Figura 10: Pads de Salidas y Entradas

Resetear Contador

1 E B

Contar

A continuacin se detalla cada una de las entradas y salidas del CI, y la funcin que cumplen. Entradas del circuito: Mux: Selecciona los primero 16 bit o los segundos 16 bits de la salida paralelo. En: Indicador de comienzo de trama. Clr: Reset de los Flip-Flop F1,F2: Entrada de las fases del Reloj.. InAux: Entrada auxiliar de datos CI. Buf: Habilitacin externa del buffer de salida del pad E/S. Salidas del circuito: D0..D15: Salida de 16 bits de la memoria. Ep: La mquina de estados se encuentra en el estado EP, escribir palabra. Lp: La mquina de estados se encuentra en el estado LP, leer palabra. Eb: La mquina de estados se encuentra en el estado EB, escribir bit. Lb: La mquina de estados se encuentra en el estado LB, leer bit. CINCO: Seal que indica que el contador llego a cinco. FLAG: Esta seal indica que se termin de ejecutar la tarea en la memoria y en el prximo ciclo de reloj la mquina de estados retorna a el estado inicial. X0, X1, X2: Las variables de estado, que indican en que estado se encuentra la mquina. Out: Salida Auxiliar Hab: Seal generada internamente que habilita el pad E/S como salida. Para utilizar el pin de E/S como salida, hay que habilitar el buffer de salida. La seal que activa dicho buffer se encuentra en la salida Hab, como se puede observar en la Fig 10, y la habilitacin del buffer en la Entrada Buf. En funcionamiento normal, los pines Hab y Buf estn interconectadas. Para el caso de que falle la habilitacin del Pad de E/S, se cuenta con una salida y una entrada auxiliar.

Figura 11: Grafo del circuito integrado. En la tabla 2 se puede ver un resumen de las reas de cada uno de los componentes del CI, y tambin la cantidad de transistores utilizados. Tabla 2: Cantidad de transistores y rea de los componentes del circuito.

Trans Buffer Contador Registro Serie Multiplexor Salida Maquina Estados Celda Memoria Bloque memoria Completo

W m 4 40 32 275 325 260 190 1130 904 96 1050 182 56 350 380 840 280 304

H 75 480 90 75 370 100

rea m mm 60 0,0019 384 0,0998 72 0,0651 60 0,0504 296 0,0829 80 0,0243

2346 2500 2000 1050 840 1,6800 3223 3200 2560 1250 1000 2,5600

En la fotografa del integrado que se muestra en la Fig. 12 se pueden ver todas las partes del circuito: El registro serie (1), el contador (2), la mquina de estados (3), los 32 bits de memoria (4) El multiplexor de salida (5), y los buffer del Clr y del Reloj (6).

Figura 12: Fotografa del integrado

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5 El CI ocupa un tamao total de 4.4mm x 2.2m. La Figura 13 es una fotografa completa del CI incluyendo las conexiones de los Pads al encapsulado. En la Tabla 3 se muestra un resumen de las reas en general que ocuparon las distintas partes en la implementacin del CI. Una parte importante del Circuito son las conexiones tanto de las seales como del los datos. En la tabla 3 se puede ver que casi un 7% del espacio del CI es para realizar las conexiones entre sus componentes.
Tabla 3: Especificaciones de reas utilizadas

Total PADS Para utilizar Chip Conexiones Vaco

rea % mm 9,68 100 5,23 53,98 4,45 46,02 2,56 26,45 0,67 6,88 1,22 12,60

VI. CONCLUSIONES En este trabajo se describi un conversor serie paralelo integrado en tecnologa CMOS estndar de 1,5m, en un rea de 4.4mm x 2.2mm. Este proyecto se desarroll como parte del curso de pregrado Anlisis y Diseo de Circuitos Digitales de la carrera de Ingeniera Elctrica de la UNS, en el marco de un programa de desarrollo y formacin de recursos humanos en Diseo de Circuitos Integrados. Una de las aplicaciones directas de este CI es el testeo de futuros desarrollos en el que sea necesario realizar una o varias interfaces de entrada o salida con un CI.

Figura 13: Fotografa del Integrado

REFERENCIAS [1] Neil H. E. Weste and Kamran Eshraghian, Principles of CMOS VLSI design, Addison-Wesley EEUU (1993) [2] Jan M. Rabaey, Anantha Chandrakasan, Borivoje Nikolic, Digital Integrated Circuits, Second Edition, ISBN: 013-090996-3, Prentice Hall (1996) [3] Koyanagi, M. Kurino, H. Kang Wook Lee Sakuma, K. Miyakawa, N. Itani, H. Tohoku Univ., Sendai, Future system-on-silicon LSI chips, Micro, IEEE, Jul/Aug 1998 Volume: 18, Issue 4, pp. 17-22.

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