> El 74LS164N: Este interesante circuito integrado de la familia TTL viene en diferentes sabores, de acuerdo a la velocidad, temperatura de operacin,

voltajes y corrientes soportadas, etc. Dichas caractersticas dependen de las letras entre el 74 y el 164. El integrado 74LS2164N, un registro de desplazamiento de 8 bits. Desde el punto de vista tcnico, dentro de este integrado se encuentra un registro de desplazamiento completo, de 8 bits de largo. Esto significa que se comporta como un conversor serie-paralelo, en el que se introducen pulsos de reloj por un pin (CP) y datos en serie por otro (dos en realidad, unidos por una compuerta AND, cuyas entradas son DSA y DSB). Las 8 salidas van toman los estados indicados por el tren de datos de la entrada. Dispone de un pin (el 9) que realiza la funcin de poner en cero todas las salidas (Reset, MR en el esquema de abajo).

Esquema interno del integrado 74LS2164N

Diagrama lgico, extrado de la hoja de datos de Motorola.

Funcin de cada patilla del 74LS2164N Los pines 1 y 2 son la entrada de datos. Como dijimos antes, internamente existe una compuerta AND que realiza el producto lgico de los valores de ambas entradas. En general, se unen entre si para que el resultado de la funcin AND sea igual al valor del dato (ver compuertas lgicas) o bien se pone una de las entradas en alto (conectndola a +5V) para que la otra entrada sea la que determine el valor de la salida. Cualquiera de las dos formas es vlida. Por supuesto, existen aplicaciones donde se obtienen datos de

dos fuentes distintas, en cuyo caso se conectar una entrada de la compuerta a cada una. Los pulsos de clock entran por el pin 8. Los datos de la entrada se reflejan en la salida con cada transicin bajo-alto del reloj.

La flecha indica el flanco de subida del clock.

Tabla de verdad del integrado (Motorola). Los pines 3,4,5,6 ,10,11,12 y 13 son (en ese orden) las salidas. > Un circuito real: El siguiente es un ejemplo de conexin de un 74HC164N:

Ejemplo de conexin. En el supuesto caso de necesita un registro de desplazamiento mas largo, se utilizan mas circuito integrados (uno por cada 8 bits de largo del registro). Simplemente se deben unir entre si todos los terminales de Clock y Reset (para que funcionen al mismo tiempo) y la ultima salida de uno con la entrada del siguiente, de manera que cada dato que se "desborda" de uno circuito se hace presente en la entrada del siguiente.

Registro de desplazamiento de 32 bits de largo Los registros de desplazamiento son circuitos donde la informacin de entrada se va desplazando en las salidas cuando se les aplica una seal de sincronismo; si se deja de enviar la seal de sincronismo, en la salida se mantiene la informacin anteriormente presente (memorizado). La informacin de entrada se puede introducir en serie o en paralelo. La informacin de salida tambin se puede obtener en serie o en paralelo. Combinando estas formas de tratar la informacin de entrada y salida se obtienen diferentes tipos de registros: 1) entrada serie, salida serie; 2) entrada serie, salida paralelo; 3) entrada paralelo, salida serie; 4) entrada paralelo, salida paralelo. Adems de estos tipos, hay registros con varios tipo de entradas y salidas de tratamiento de la informacin a la vez. Para explicar el funcionamiento de registros de desplazamiento vamos a ver los siguientes integrados:

74164 Registro de desplazamiento de entrada serie y salida serie o paralelo de 8 bits. Posee una entrada de reloj y otra de habilitado general. Para la entrada de datos dispone de dos entradas unidas internamente a travs de una puerta AND. Pines: La relacin de pines de este integrado es la siguiente: A, B: Pines de entrada serie al registro. La entrada al registro de este dispositivo la hace conectando internamente estas dos seales a travs de una puerta AND. Entradas sin inversin. CLOCK: Pin de entrada de reloj. El desplazamiento de los datos se realiza a cada flanco ascendente de la seal de reloj. Entrada sin inversin. : Pin de puesta a cero de todas las salidas. Entrada con inversin. QA...QH: Pines de salida paralelo. Son ocho pines de salidas sin inversin. Funcionamiento: Cuando el pin de puesta a cero tiene un nivel lgico bajo, independientemente del estado del resto de entradas, las salidas pasarn a estar todas a cero. Si est a nivel lgico alto el resultado del AND de las dos entradas A y B ser desplazado por cada salida desde QA hasta QH a cada flanco ascendente de la seal de reloj. Es decir, a cada flanco ascendente del reloj QA tomar el valor de la operacin AB; QB el valor que tena QA; QC el valor que tena QB y as hasta QH que tomar el valor que tena QG. Al conectar la entrada B=1, la entrada A ser la que proporciona la entrada en serie al registro. Si ponemos a uno, despus de 8 flancos ascendentes del reloj aparece en las salidas QA hasta QH la informacin introducida por A en cada flanco ascendente (salida paralelo). A partir de este octavo flanco de subida la salida QH representa la entrada A con un retraso de 8 pulsos (salida serie). 74195 Registro de desplazamiento de 4 bits con acceso paralelo. Posee tratamiento de la informacin de entrada en serie y paralelo y de la salida tambin en serie y paralelo. Pines: La relacin de pines de este integrado es la siguiente: A, B, C y D: Pines de entrada paralelo al registro. Entradas sin inversin. J, : Pines de entrada serie. Una entrada sin inversin y otra con inversin. CLOCK: Pin de entrada de reloj. El desplazamiento de los datos se realiza a cada flanco ascendente de la seal de reloj. Entrada sin inversin. : Pin de entrada para seleccionar tratamiento de la informacin de entrada en serie o en paralelo. : Pin de puesta a cero de todas las salidas. Entrada con inversin. QA, QB, QC y QD: Pines de salida paralelo. Son cuatro pines de salidas sin inversin. : Pin de salida. Salida con inversin. Funcionamiento: Cuando el pin de puesta a cero tiene un nivel lgico bajo, independientemente del estado del resto de entradas, las salidas pasarn a estar todas a cero. Si est a nivel lgico alto el registro puede trabajar en dos modos de funcionamiento diferentes: - Carga en paralelo; se aplican los 4 bits de datos a las entradas A, B, C y D y forzando la entrada a nivel bajo. Estos datos aparecen en las salidas QA, QB, QC y QD, respectivamente, despus del siguiente flanco de subida de la seal de reloj. Durante la carga en paralelo queda inhibido el desplazamiento.

- Desplazamiento; la entrada a las entradas J-

debe estar a nivel alto. El dato serie se aplica

. Estas entradas permiten utilizar la primera etapa de salida QA como

un biestable J- , D o T. A cada flanco ascendente de la seal de reloj los datos de entrada sern desplazados por cada salida desde QA hasta QD . Es decir, a cada flanco ascendente del reloj QA tomar el valor resultante del biestable Jtena QA; QC el valor que tena QB y QD el de QC. ; QB el valor que

1. Compuertas Lgicas. Inversores: 74LS04: 6 inversores simples (Fairchild). 74LS14: 6 inversores tipo Schmitt trigger (Fairchild). Compuertas AND 74LS08: 4 compuertas AND de 2 entradas. 74LS09: 4 compuertas AND de 2 entradas, salidas Open-collector (Fairchild). 74LS11: 3 compuertas AND de 3 entradas. 74LS21: 2 compuertas AND de 4 entradas. Compuertas NAND 74LS00: 4 compuertas NAND de 2 entradas. 74LS10: 3 compuertas NAND de 3 entradas. 74LS20: 2 compuertas NAND de 4 entradas (Fairchild). 74LS30: 1 compuerta NAND de 8 entradas. Compuertas OR 74LS32: 4 compuertas OR de 2 entradas (Fairchild). Compuertas NOR 74LS02: 4 compuertas NOR de 2 entradas. 74LS27: 3 compuertas NOR de 3 entradas (Fairchild).

Compuertas XOR 74LS86: 4 compuertas XOR de 2 entradas. 2. Flip-Flops. 74LS73: Dual JK con disparo de flanco negativo. 74LS74: Dual JK con disparo de flanco positivo 74LS173: 4 registros tipo D con salida tipo 3-estados 74LS174: 6 flip-flops tipo D (Fairchild). 74LS273: 8 registros tipo D con borrado 74LS373: 8 registros D tipo Latch, con salidas de 3 estados 74LS374: 8 registros D tipo Latch, con salidas de 3 estados 3. Contadores. 74LS90: Contador BCD de 4 bits. 74LS92: Contador divisior entre 12, de 4 bits. 74LS93: Contador binario de 4 bits. 74LS160: Contador BCD de 4 bits con reset asncrono. 74LS161: Contador binario de 4 bits con reset asncrono. 74LS162: Contador BCD de 4 bits, con reset sincrnico. 74LS163: Contador BCD de 4 bits, con reset sincrnico. 74LS190: Contador BCD de 4 bits, con pre-carga asncrona. 74LS191: Contador dinario de 4 bits, con pre-carga asncrona. 74LS192: Contador BCD de 4 bits, con pre-carga asncrona. 74LS193: Contador binario de 4 bits, con pre-carga asncrona. 74LS390: Contador BCD doble de 4 bits. 74LS393: Contador binario doble de 4 bits. 4. Convertidores. 74LS47: Convertidor BCD a 7-segmentos, con salidas a colector abierto (display nodo comn) 74LS48: Convertidor BCD a 7-segmentos, con salidas directas a display ctodo comn. 74LS49: Convertidor BCD a 7-segmentos, con salidas a colector abierto (display ctodo comn) 74145: Convertidor BCD a decimal, salida activa en BAJO (Fairchild). 74LS147: Convertidor de 10 lneas a BCD, entradas y salidas en BAJO. 74LS148: Convertidor de 8 lneas a 3 bits, entradas y salidas en BAJO. 5. Otros circuitos lgicos. 74LS85: Comparador de magnitud de 4 bits. 74LS122: Temporizador monoestable sencillo. 74LS123: Temporizador monoestable doble. 74LS125: Buffer cudruple con salida de 3 estados; activacin en BAJO (Fairchild). 74LS130: Temporizador monoestable doble. 74LS138: Decodificador/demultiplexor de 3 a 8 lneas (Fairchild). 74LS139: Decodificador/demultiplexor doble de 2 a 4 lneas. 74LS150: Multiplexor selector 1-de-16 lneas (Fairchild). 74LS151: Multiplexor selector 1-de-8 lneas (Fairchild). 74LS164: Registro de corrimiento de 8 bits, entrada serie, salida parelelo. 74LS165: Registro de corrimiento de 8 bits, entrada paralelo, salida serie. 74LS283: Sumador completo de 4 bits, con carry. 74LS365: Excitador de bus de 6 lneas, con salidas de colector abierto. 74LS366: Excitador de bus de 6 lneas, con salidas de colector abierto. 74LS367: Excitador de bus de 6 lneas, con salidas de colector abierto. 74LS368: Excitador de bus de 6 lneas, con salidas de colector abierto.