Cir cui tos Se qu en cia is

Cons tru oe Ensai os de Mdu los Eletr nico s

Francis
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CIRCUITOS SEQUENCIAIS
4.1. DEFINIO, CARACTERSTICAS E CONSTITUIO DOS CIRCUITOS SEQUENCIAIS
Os circuitos sequenciais, da mesma maneira que os combinatrios, so constitudos por portas lgicas, e a escala de integrao da maioria dos circuitos disponveis a MSI. No entanto, apresentam umas caractersticas muito particulares que descreveremos de seguida. A diferena dos circuitos sequenciais em relao aos combinatrios que os valores das sadas, num dado momento, no dependem exclusivamente dos valores aplicados nas entradas nesse instante mas, tambm, dos valores que estavam presentes anteriormente. Pode acontecer, portanto, que para iguais valores nas entradas se obtenham estados distintos nas sadas, em momentos diferentes. A resposta de um circuito com estas caractersticas a uma sequncia de valores aplicada na entrada depende da sua constituio fsica. Os circuitos sequenciais tm capacidade para memorizar os valores das variveis de entrada. Esta operao fundamental nos sistemas automticos construdos com circuitos digitais, sobretudo nos programveis. O armazenamento ou memorizao da informao presente na porta do circuito realiza-se graas existncia das variveis de estado interno, cujo valor poder ser afectado pelas variaes produzidas na combinao binria aplicada na entrada. O circuito sequencial mais completo ser formado por um circuito combinatrio de entrada, outro de sada e por um conjunto de unidades de memria (uma para cada varivel de estado interno). Esta configurao representa-se, simbolicamente, na Figura 1. Esta estrutura toma o nome de autmato de Mealy. O diagrama de blocos da Figura 1. tem n variveis aplicadas s entradas E1 En, m variveis de estado interno na sada do primeiro circuito combinatrio (l1 - Im), que do lugar a 2m combinaes ou estados distintos, e p linhas de sada (S1 - Sp).

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Figura 1. Circuito sequencial. Os circuitos sequenciais dividem-se em sncronos e assncronos. Os primeiros precisam de um sinal de controlo, procedente de um gerador externo ao circuito, que funciona como chave, e basta que esse sinal no se aplique para que no se efectivem os valores presentes s entradas. Este mtodo utiliza-se quando o sistema electrnico complexo e os tempos de comutao dos diferentes dispositivos que o constituem so distintos. O sinal de controlo, chamado tambm de relgio (clock, em ingls), aplica-se s entradas do mesmo nome de cada bloco integrado para sincronizar a transmisso de dados ou informao ao longo do sistema. A frequncia deste sinal elctrico deve ser a adequada velocidade de comutao do dispositivo mais lento do circuito. Os sistemas sequenciais assncronos no possuem entrada de relgio, e as mudanas nas variveis de estado interno e nos valores de sada acontecem, quando se variam os valores das entradas. Existe um mtodo para o projecto de sistemas automticos mediante circuitos sequenciais assncronos que no abordaremos neste livro porque a sua aplicao muito limitada. Quando intervm mais de quatro variveis de entrada, o projecto complica-se muito. Por outro lado, o desenvolvimento dos sistemas digitais programveis fez com que a resoluo de um problema com um circuito cableado constitudo na sua totalidade com blocos MSI e SSI deixasse de se usar. O contedo deste manual centrar-se- no estudo dos biestveis, que so os circuitos sequenciais mais elementares, capazes de armazenar a informao neles contida. Depois examinaremos os contadores e os registos de deslocamento que so, tambm, circuitos sequenciais, constitudos por um conjunto de biestveis. Todos estes dispositivos so de aplicao geral e desempenham um papel importante nos sistemas digitais programveis. As memrias, que so circuitos construdos com tecnologia LSI e VLSI capazes de armazenar grandes quantidades de informao em forma binria, sero tratadas num prximo manual. O uso destes ltimos dispositivos est ligado ao dos microprocessadores.

4.2. BIESTVEIS
Os biestveis so circuitos sequenciais constitudos por portas lgicas capazes de armazenar um bit, que a informao binria mais elementar. Existe uma grande variedade de biestveis que podem ser classificados
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da seguinte maneira:

Biestveis

TIPOS Assincronos

R-S, J-K, T TIPOS

Sncronos

Ativados por nvel

R-S, J-K, D Edgetriggered

TIPOS

Ativados por flanco

R-S, D, J-K, T

Master-Slave

R-S, D, J-K, T

Cada um dos tipos pode ser realizado a partir de portas lgicas ou a partir de outro modelo. A classificao parte dos circuitos mais simples para os mais complexos. Os biestveis sncronos dispem de uma entrada para o sinal de relgio, identificada pela letra C. Nem todos os circuitos esto disponveis na forma de circuito integrado. Os catlogos dividem os biestveis em Flip-flops e Latches (trincos). O primeiro grupo constitudo, principalmente, pelos tipos D e J-K disparados por fIanco. O segundo grupo contm os biestveis D disparados por nvel e o circuito R-S assncrono. Os biestveis do tipo T no esto disponveis em catlogo, mas podem construir-se a partir de outros modelos. Este dispositivo muito til para realizar outros de maior complexidade, tais como contadores, divisores de frequncia, temporizadores, etc.

4.2.1. BIESTVEIS ASSNCRONOS

Examinaremos em primeiro lugar, o biestvel R-S assncrono, que constitui a base de todos os outros modelos. Depois descreveremos o circuito J-K, que resolve alguns problemas apresentados pelo R-S e, por ltimo, estudaremos o biestvel T construdo a partir de um J-K.
4.2.1.1. BIESTVEIS ASSNCRONO

Na Figura 2. representa-se simbolicamente o circuito R-S. Tem duas entradas denominadas Reset (R) e Set (S) e duas sadas, Q1 e Q2. Este dispositivo pode construir-se com duas portas NOR ou duas portas NAND, como se pode ver nas Figuras 3. e 4.

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Figura 2. Biestvel R-S assncrono.

Figura 3. Biestvel R-S NOR.

Figura 4. Biestvel R-S NAND.

Na Figura 5. apresenta-se a tabela de verdade, vlida para os dois casos. Qn o valor da sada Q1 no estado anterior Qn+1 o valor da sada no estado presente. Observando a tabela de verdade podemos comprovar que, quando o valor das entradas R e S 0, a sada mantm o valor anterior (Qn+1=Qn).

R 0 0 0 0 1 1 1 1

S 0 0 1 1 0 0 1 1

Qn 0 1 0 1 0 1 0 1

Qn+1 0 1 1 1 0 0 X X NOR NAND 0 0 1 1

Figura 5. Tabela de verdade do biestvel R-S. Ao aplicar um 1 lgico na entrada S, a sada Qn+1 ser 1, independentemente do seu estado anterior. Um nvel 1 na entrada R, levar a sada ao nvel 0, independentemente do seu estado anterior. Quando as duas entradas forem 1, a sada Qn+1 ser 0 no circuito da Figura 3.(R-S NOR) e ser 1 no circuito da Figura 4.(R-S NAND). As sadas Q1 e Q2 so complementares em todos os casos, excepto quando o nvel 1 est presente em ambas as entradas simultaneamente. O circuito com portas NOR denomina-se de limpeza prioritria, enquanto que o constitudo com portas NAND se chama de inscrio prioritria. Analisando a tabela de verdade da Figura 5. comprova-se a capacidade de armazenamento destes circuitos. Um 1 aplicado entrada S transmitido sada Q e aqui se manter at que o valor de S passe a 0. A maneira de limpar a informao armazenada em Q aplicar um nvel
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1 entrada R.
4.2.1.2. Biestvel J-K assncrono

O biestvel J-K assncrono idntico ao R-S, com excepo da situao em que ambas as entradas valem 1. Neste caso, Q1 e Q2 so sempre complementares.

Figura 6. Biestvel J-K assncrono. Na Figura 6. representa-se simbolicamente este biestvel e, na Figura 7., mostrase a sua tabela de verdade. J 0 0 0 0 1 1 1 1 K 0 0 1 1 0 0 1 1 Qn 0 1 0 1 0 1 0 1 Qn+1 0 1 0 0 1 1 1 0

Figura 4. Tabela de verdade do biestvel J-K.

4.2.1.3. Biestvel T

O biestvel do tipo T (Toggle) possui s uma entrada e duas sadas complementares. Pode construir-se facilmente a partir de um biestveI J-K, como se pode ver na Figura 8., ligando as suas duas entradas entre si.

Figura 8. Biestvel T. Na Figura 9. apresenta-se a tabela de verdade do biestvel T, que se

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pode deduzir da tabela do biestvel J-K, observando as situaes em que os valores das entradas so iguais (J = K = 0 e J = K = 1). T 0 0 1 1 Qn 0 1 0 1 Qn+1 0 1 1 0

Figura 9. Tabela de verdade de um biestvel T. Este biestvel divide por dois a frequncia de um sinal aplicado na sua entrada T, como se pode observar no diagrama temporal da Figura 10.

Figura 10. Diagrama temporal de um biestvel T.

Figura 11. Biestvel R-S sncrono activado por nvel.

4.2.2. BIESTVEIS SNCRONOS ACTIVADOS POR NVEL

Esta uma maneira de haver sincronismo na activao dos biestveis, ou seja, uma das formas para que a informao presente nas entradas produza efeitos na sada. Para que isto acontea, neste tipo de biestveis (activados por nvel), necessrio que o sinal de relgio se encontre no nvel alto. As variveis nas entradas de informao tero reflexos na sada, se o sinal de relgio permanecer no nvel alto. Dos trs casos que veremos, apenas o tipo D se encontra disponvel em catlogo.

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4.2.2.1. Biestvel R -S sncrono activado por nvel

A forma mais simples de construir um circuito R-S sncrono consiste em colocar duas portas AND na entrada de um R-S assncrono, tal como se indica na Figura 11. Enquanto o sinal de relgio permanece no nvel baixo, o valor das entradas no produz efeito sobre as sadas. O sinal de relgio no nvel alto permite a passagem de informao. Na Figura 12. representam-se os diagramas temporais dos sinais de entrada, sada e de relgio, para facilitar a compreenso desta forma de funcionamento.

Figura 12. Diagrama temporal do biestvel R-S sncrono activado por nvel.
4.2.2.2. Biestvel J-K sncrono activado por nvel

Os biestveis J-K sncronos activados por nvel constroem-se da mesma maneira que os R-S, isto , colocando duas portas AND entrada de um circuito assncrono, como se mostra na Figura 13.

Figura 13. Biestvel J-K sncrono activado por nvel.

4.2.2.3. Biestvel D activado por nvel

Este dispositivo possui uma entrada de dados (D), outra de relgio (C) e duas sadas complementares (Q e Q). A sua caracterstica fundamental que o valor da sada Q igual ao da entrada D sempre e quando o sinal de relgio estiver alto (nvel 1). Quando o sinal de relgio passa ao nvel 0, o biestvel mantm a informao que apresentar at esse momento. Comercialmente podemos encontrar biestveis do tipo D, activos ao nvel zero.

Figura 14. Biestvel D activado por nvel.

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Na Figura 14. representa-se simbolicamente este biestvel e na Figura 15. a sua tabela de verdade. D 0 0 0 0 1 1 1 1 C 0 0 1 1 0 0 1 1 Qn 0 1 0 1 0 1 0 1 Qn+1 0 1 0 0 0 1 1 1

Figura 15. Tabela de verdade de um biestvel D. A este tipo de biestvel tambm se chama latch ou trinco, existindo uma grande variedade de circuitos integrados disponveis em catlogo.

Figura 16. Diagrama temporal de um biestvel D activado por nvel.

4.2.3. BIESTVEIS SNCRONOS ACTIVADOS POR FLANCO

Como vimos, nos biestveis activados por nvel, as variaes nas entradas produzem efeitos na sada, enquanto o relgio est activo. Esta forma de funcionamento pode ocasionar problemas quando a comutao nos sinais de entrada se faz com uma frequncia elevada, j que as entradas dos biestveis podem ser funo das suas prprias sadas ou das de outros biestveis. Reduzir o tempo de durao do nvel activo no soluo, pois que, por outro lado, deve ser suficientemente longo para permitir a comutao dos dispositivos mais lentos que faam parte do sistema. Os flip-flops integrados apresentam-se, portanto, numa das seguintes configuraes:
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a) Configurao Edge-Triggered. Esta expresso significa disparo

por flanco. Neste caso, as entradas do biestvel permanecem abertas quando aparece a transio activa do sinal de relgio. Transio activa entende-se como a transio de subida ou de descida, isto , de 0 para 1 ou de 1 para 0 (normalmente trata-se da transio ascendente). b) Configurao Master-Slave. O seu funcionamento realiza-se em duas fases distintas. Para entender mais facilmente o seu modo de operao, utilizaremos o esquema da Figura 17. que formado por dois biestveis R-S assncronos, quatro portas AND e uma porta inversora.

Figura 17. Biestvel R-S Master-Slave, Quando o sinal de relgio passa do nvel zero ao nvel um, a informao presente nas entradas R e S do circuito entra no primeiro biestvel, chamado mas ter, atravs das portas Y1 e Y2. Enquanto isto, as entradas do segundo biestvel, chamado slave, permanecem fechadas, pois que a sada das portas Y3 e Y4 0. Quando o sinal de relgio passar ao nvel zero, a informao armazenada no mas ter (em Q e Q) passa para o Slave porque agora o sinal de relgio abre as portas Y3 e Y4. Nesta situao, as portas Y1 e Y2 permanecem fechadas e, por isso, as alteraes produzidas nas entradas principais do circuito, no sero captadas no Master.
4.2.3.1. Biestvel D activado por flanco

Este dispositivo conhecido como flip-flop D, distinguindo-se do biestvel activado por nvel ou latch D. Para desenvolvermos este ponto utilizaremos o circuito TIL 7474, que um duplo flip-flop D activado por flanco ascendente, como a maioria deste tipo de biestveis. Como se pode ver na Figura 18., este circuito tem uma entrada de dados D, uma entrada de relgio e duas sadas complementares. Alm disso tem ainda mais duas entradas, comuns maioria dos biestveis integrados. Uma dessas entradas a entrada Clear ou Reset, e utilizada para limpar as sadas, sem inibir as entradas D e C. A outra entrada chama-se Set ou Preset e utiliza-se para carregar informao nas sadas de forma assncrona. A negao que aparece nas entradas SD e CD, significa que so ambas activas ao nvel zero.
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O circuito constitudo por dois biestveis R-S assncronos na entrada e, outro na sada. Os primeiros esto ligados de modo a que, quando o sinal de relgio varia de zero a um, fiquem bloqueados com valores complementares nas suas sadas. Haver sempre num deles um 1 e no outro um 0. Os valores com que ficam bloqueados dependem do estado em que se encontre a entrada de dados, quando acontece a transio ascendente do sinal de relgio. Quando este sinal se encontra no nvel alto, as sadas dos dois circuitos de entrada mantm os seus estados anteriores, e as variaes na entrada D no tm nenhum efeito.

Figura 18. Biestvel D activado por flanco (Edge-Triggered) 7474. Quando o relgio passa ao nvel zero, os dois biestveis de entrada ocasionam um 1 em cada entrada do flip-flop de sada e, portanto, este permanece inaltervel. Na Figura 19. representa-se o diagrama temporal das entradas e da sada.

Figura 19. Diagrama temporal de um biestvel

4.2.3.2. Biestvel J-K activado por flanco

A maioria dos biestveis J-K comerciais activados por flanco, do mesmo modo que os flip-flops tipo D, apresenta-se na configurao edge-triggered; no
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entanto, no sentido de melhor clarificar este ponto, escolhemos um circuito master-slave, para proporcionar uma viso completa de todas as formas de disparo. O circuito integrado 7473 contm dois biestveis do tipo J-K masterslave disparados por flanco descendente. A constituio interna de cada um deles aproxima-se do modelo representado na Figura 20.

Figura 20. Biestvel J-K Master-Slave. Este circuito tem duas entradas de dados (J e K) e uma entrada de relgio, independentes para cada biestvel. As sadas so complementares. Os dados de entrada so processados aps um impulso completo de relgio. Enquanto este permanece no nvel baixo, o slave mantm-se isolado do master. Na transio ascendente do relgio, os dados J e K entram no master. Na transio descendente do relgio, a informao do master transfere-se para o slave. Os estados lgicos das entradas J e K devem manter-se constantes enquanto o sinal de relgio permanece no nvel alto. Os dados so transferidos para a sada no flanco descendente do sinal de relgio. Aplicando um nvel baixo na entrada clear (CLR), a sada Q ser levada ao nvel zero, independentemente do valor das outras entradas. Na Figura 21. representa-se o diagrama de ligaes de todo o bloco e, na Figura 22., a respectiva tabela. Quando as duas entradas J e K esto no nvel baixo e se aplica um impulso de relgio, as sadas permanecem no valor que tinham antes. Os valores Q0 e Q0 da tabela indicam o estado das sadas, antes da aplicao do sinal de relgio.

Figura 21. Diagrama de ligaes

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do circuito integrado 7473.

Figura 22. Tabela do CI 7473. A situao de Toggle significa que as sadas tomaro os valores complementares aos que tinham anteriormente. Para isto acontecer, J e K tem de ter o valor 1.
4.2.3.3. Biestvel T activado por flanco

Como j se disse, os biestveis T no se fabricam de forma integrada; no entanto, so muito teis para a construo de dispositivos que vamos analisar nos pontos seguintes: os contadores e os registos. A forma de obter um biestvel T activado por flanco idntica indicada para o caso dos biestveis assncronos, isto , unindo as entradas de dados de um biestvel J-K. Constitumos, assim, a entrada do circuito. Na Figura 23. representa-se simbolicamente o biestvel T, construdo a partir de um J-K.

Figura 23. Biestvel T sncrono activado por flanco.

4.2.4. SIMBOLOGIA UTILIZADA NESTES CIRCUITOS

O aluno ter observado anteriormente alguma simbologia que apareceu neste captulo. O objectivo deste ponto explicar o significado destes smbolos e outros j utilizados nos captulos relativos aos circuitos combinatrios. Um crculo nas entradas ou sadas de qualquer bloco integrado, tal como se mostra na Figura 24., significa que o nvel activo dessa entrada ou sada, o baixo (L). Quando se coloca numa entrada de uma porta lgica, equivale a uma inverso. Na mesma figura, aparece o circuito equivalente para cada caso.

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Figura 24. Simbologia e sua equivalncia. O smbolo representado na Figura 25. corresponde a um biestvel activado por flanco positivo ou ascendente e, o da Figura 26., a um biestvel activado por flanco negativo ou descendente.

Figura 25. Disparo por flanco ascendente.

Figura 26. Disparo por flanco descendente.

4.3. CONTADORES
Um contador um circuito sequencial de aplicao geral cujas sadas representam num determinado cdigo o nmero de impulsos que se aplicam entrada. So constitudos por vrios biestveis ligados entre si, de maneira a que as suas sadas mudem de estado, quando se aplicam impulsos na entrada. A capacidade de um contador o nmero mais elevado, expresso em qualquer cdigo binrio, que pode ser representado nas suas sadas. O nmero de estados possveis igual ao numero mximo de impulsos que se desejam contar, mais um, que indica a ausncia de impulsos de entrada. Quando o contador atinge o valor mximo da sua capacidade, comea a contar de novo desde o zero, no impulso de relgio imediato. Dependendo da forma de operao, os contadores podem ser ascendentes, se a contagem aumenta em cada impulso, descendentes, se a contagem diminui ou, ascendentes e descendentes (up-down counters). Por outro lado, os contadores dividem-se em sncronos e assncronos. Os primeiros so aqueles em que os impulsos de relgio se aplicam simultaneamente a todos os biestveis e, portanto, as suas sadas variam ao mesmo tempo. Nos contadores assncronos, o sinal de relgio aplica-se entrada do primeiro biestvel, a sada deste entrada do prximo e, assim sucessivamente. O tempo de propagao deste tipo de contadores superior ao dos contadores sncronos.
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Existem, tambm, contadores binrios e decimais (contadores de dcadas), assim o nmero de estados possveis nas sadas seja mltiplo de 2 ou de 10. Outro tipo de contadores pode ser referenciado atravs do seu mdulo. Assim, um contador cujo nmero de estados nas sadas seja seis (0, 1,2,3,4,5) ser um contador de mdulo seis. Completaremos o estudo dos contadores, descrevendo os circuitos TTL 7493 e 74193, cuja complexidade bastante distinta.

4.3.1. CONTADOR ASSNCRONO BINRIO 7493

Como se pode observar na Figura 27., o contador assncrono binrio 7493 constitudo por quatro biestveis J-K disparados por flanco descendente. O primeiro biestvel no est ligado aos seguintes, e isso confere ao dispositivo uma maior flexibilidade na sua aplicao. Dispe de duas entradas independentes de relgio, CP0 e CP1. O circuito deste contador pode ser utilizado como divisor por dois (primeiro biestvel) e como contador de zero a sete, simultaneamente. Para realizar um contador de zero a quinze preciso ligar exteriormente a sada do primeiro biestvel com a entrada de relgio CP1. Na Figura 28. representa-se o diagrama de ligaes e, nas Figuras 29. e 30., a tabela de verdade e a tabela que relaciona as entradas de controlo com as sadas (modo de seleco), respectivamente.

Figura 27. Diagrama de blocos do CI 7493.

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Figura 28. Diagrama de ligaes do CI 7493.

Figura 29. Tabela de verdade do contador 7493.

Figura 30. Tabela de seleco do contador 7493

As entradas J e K no esto ligadas, mas funcionam como se estivessem no nvel alto. As entradas MR1, e MR2, ligadas ao nvel alto, colocam as sadas ao nvel baixo. Para qualquer outra combinao, o circuito efectua a sua contagem. Na Figura 31. mostram-se os diagramas temporais correspondentes s sadas Q0 a Q3.

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Figura 31. Diagrama temporal do contador 7493.

4.3.2. CONTADOR ASSNCRONO BINRIO 74163

Na Figura 32. representa-se o diagrama de ligaes do contador sncrono binrio 74163, constitudo basicamente por quatro biestveis J-K. Este dispositivo pode ser programado. A informao presente nas entradas P0 a P3 transfere-se para as sadas, quando se activa a entrada de controlo PE.

Figura 32. Diagrama de ligaes do CI 74163. Por exemplo, se quisermos que a contagem comece a partir do nmero 4, as entradas de informao devem ligar-se tal como se indica na Figura 33.

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Figura 33. Contador programado para contar de 4 at 15. Cada um dos dezasseis terminais ou pinos deste circuito integrado tem a seguinte denominao: SR. Entrada de limpeza (CLEAR). Coloca a zero todas as sadas. Activa ao nvel baixo. CEP e CET. Entradas de inibio (ENABLE). Para que o dispositivo efectue contagens, necessrio que estas entradas se encontrem no nvel alto. PE. Entrada de controlo para carregar (LOAD) as sadas com a informao presente nas entradas em paralelo. CP. Entrada de relgio (CLOCK). TC. Sada de arrasto ou transporte (CARRY). Quando o contador atinge o mximo da sua capacidade, coloca-se ao nvel alto. Esta entrada ser colocada de novo ao nvel baixo, no impulso de relgio seguinte. Q0Q3. Sadas . P0.P3. Entradas paralelas de informao. Nas Figuras 34. e 35., mostram-se, respectivamente, o diagrama temporal e a constituio interna deste contador.

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Figura 34. Diagrama temporal do contador 74163.

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Figura 34. Circuito lgico do contador 74163.

4.4. REGISTOS DE DESLOCAMENTO

Os registos de deslocamento so, da mesma forma que os contadores, circuitos sequenciais de aplicao geral, constitudos por uma srie de biestveis ligados em cascata. Da mesma maneira que os biestveis podem armazenar um bit, os
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registos podem armazenar uma palavra binria, formada por tantos bits quantos os biestveis que os constituam. Alm de poderem armazenar dados, os registos tambm tm capacidade para receber nas suas entradas informao em paralelo e transmiti-la em srie, receb-la em srie e transmiti-la em paralelo e receb-la em srie e transmiti-la em srie. Os registos podem classificar-se da seguinte maneira: Entrada em srie, sada em srie. Entrada em paralelo, sada em paralelo. Entrada em srie, sada em paralelo. Entrada em paralelo, sada em srie. Existem tambm registos onde a informao pode deslizar nos dois sentidos; so os registos bidireccionais. Um registo entrada em paralelo, sada em paralelo um conjunto de biestveis formado por tantos dispositivos como os bits que se desejem armazenar, com uma entrada de relgio e outra de limpeza comum a todos eles e com entradas e sadas de dados separadas.

4.4.1. REGISTO ENTRADA EM SRIE, SADA EM SRIE

Este o registo mais elementar e formado por um conjunto de biestveis, em que a informao entra e sai em srie. Na Figura 36. representa-se um registo constitudo por quatro biestveis tipo D disparados pelo flanco ascendente.

Figura 36. Registo de deslocamento srie-srie de 4 bits. As entradas CLOCK e CLEAR so comuns aos quatro biestveis. Como se pode observar na Figura 37., ao fim de quatro impulsos de relgio, a informao presente na entrada foi transferida para a sada.

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Figura 37. Diagrama temporal do registo srie-srie.

4.4.2. REGISTO DE DESLOCAMENTO UNIVERSAL 74194

O circuito 74194 um registo de quatro bits bidireccional, ou seja, pode deslocar a informao em dois sentidos. Pode ser utilizado para transmisso de informao srie-srie, srieparalelo, paralelo-srie e paralelo-paralelo, assim como para deslocamentos para a direita e para a esquerda.

Figura 38. Diagrama de ligaesdo CI 74194. Na Figura 38. representa-se o diagrama de ligaes. As entradas e sadas do circuito so: D0-D3, Entradas de dados em paralelo. S0 e S1, Entradas de controlo. DSR. Entrada em srie (deslocamento para a direita). DSL. Entrada em srie (deslocamento para a esquerda). CP, Entrada de relgio. MR. Entrada de limpeza (activa ao nvel baixo). Q0-Q3, Sadas de informao em paralelo.

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O tipo de operao que o registo realiza, depende da combinao binria nas entradas de controlo e S0 e S1, segundo a tabela da Figura 39. S0 1 0 1 0 S1 1 1 0 0 Tipo de operao Carregamento da informao presente nas entradas D0 - D3 para as sadas Q0 - Q3. Deslocamento esquerda (Q3 Q0) Deslocamento direita (Q0 - Q3) Inibio dos impulsos de deslocamento

Figura 39. Tabela de seleco do modo de operao do registo de deslocamento universal 74194. A informao aplicada a DSR aparece em Q0 quando o sinal de relgio passa do nvel baixo ao nvel alto. A informao aplicada a DSL aparece em Q 3 quando se verifica a mesma transio de relgio. A observao do diagrama temporal da Figura 40., ajudar a compreender melhor as possibilidades de funcionamento deste dispositivo. Na Figura 41. representa-se o seu circuito lgico.

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Figura 40. Diagrama temporal do registo de deslocamento universal 74194.

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Figura 41. Circuito lgico do Registo de Deslocamento Universal 74194

EXERCCIOS RESOLVIDOS
Pretendemos aprofundar, atravs da resoluo de casos concretos, o conhecimento dos circuitos sequenciais, construindo dispositivos que no foram desenvolvidos anteriormente ou complementando a informao que sobre este assunto j foi facultada. 1. Construir um biestvel J-K assncrono a partir de um R-S constitudo por portas NOR.

Soluo: A soluo do problema resume-se a projectar o circuito combinatrio para que o conjunto (circuito combinatrio mais biestvel R-S) se comporte como um biestvel J-K. Na Figura 42. representa-se o diagrama de blocos que nos reporta ao autmato de Mealy da Figura 1. Comeamos por construir a correspondente tabela de verdade. As variveis de entrada do circuito sero J e K e, as de estado interna sero q (Q) e q (Q). As sadas do circuito sero R e S.

Figura 42. Diagrama de blocos de um biestvel J-K a partir de um R-S. Observando as tabelas dos biestveis R-S e J-K, que aparecem nas Figuras 5. e 7. respectivamente, podemos construir a tabela da Figura 43., indicando quais devem ser os valores das entradas R e S do biestvel, para cada uma das possveis combinaes binrias a que do lugar as variveis J, K e Qn,

Figura 43. Tabela de verdade do circuito combinatrio necessrio para construir um biestvel J-K a partir de um R-S.

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Para compreender como se construiu a tabela, vejamos a sua primeira linha de valores:
a) Pela Figura 7. (tabela do J-K), verificamos que, para a transio J

= K = Qn = 0 do estado passado ao estado presente Qn = 0 Qn+1 = 0. b) Observando agora a Figura 5. (tabela do R-S), comprovamos que a transio Qn = 0 Qn+1 = 0 se efectua com os valores R = S = 0 e, tambm com R = 1 e S = 0. c) Portanto, o valor de R indiferente (X), enquanto que o valor de S deve ser obrigatoriamente S = 0. Atravs do mtodo de Karnaugh obtemos as funes R e S simplificadas (Figura 44.).

Figura 44. O circuito completo representa-se na Figura 45.

Figura 45. Biestve! J-K assncrono.

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1.

Construir um latch D a partir de um R-S NOR. Soluo: Das tabelas das Figuras 5. e 15., podemos obter a tabela da Figura 46.

Figura 46. Tabela de verdade do circuito combinatrio necessrio para construir um biestvel D com um R-S NOR.

Figura 47.

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Figura 48. Biestvel D activado por nvel (latch D).

2.

Utilizando o circuito 7493, construir um contador de 0 a 9 (mdulo 10). Soluo:

As sadas estaro a zero se as entradas MR1 e MR2 forem 1 (nvel alto). Atravs de uma porta AND, podemos efectuar o esquema representado na Figura 49. Quando a combinao formada pelas quatro sadas for decimal), o contador passar automaticamente a 0. (10

Figura 49. Contador mdulo 10 construdo com o CI 7493.

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3.

Projectar um contador sncrono de mdulo 6 com sada de transporte (carry), atravs de biestveis J-K. Soluo:

Primeiro preciso determinar o nmero de biestveis necessrio. Recorremos a um circuito com trs flip-flops J-K porque, com dois, s possvel contar de 0 at 3. Este dispositivo assim construdo permite apresentar nas suas sadas os valores binrios equivalentes aos nmeros decimais compreendidos entre zero e sete. Uma vez determinado o nmero de biestveis necessrios, preciso construir uma tabela onde apaream os valores das sadas (Q0, Q1, Q2) antes e depois da aplicao de cada um dos seis impulsos de relgio. Por outro lado, necessrio saber os valores a aplicar s entradas J e K de cada biestvel, para que se produzam as variaes adequadas nas sadas.

Figura 50. Tabela de transio para a construo do contador de mdulo 6. Trata-se, como nos casos 1 e 2, de projectar um circuito combinatrio no qual Q0, Q1 e Q2 (estado actual), sero as variveis de entrada e J0-K0, J1-K1 e J2-K2, sero as variveis de sada. Para construir a tabela da Figura 50., preciso ter presente a tabela de verdade do biestvel J-K (Figura 7.). As funes J e K so as que se apresentam na Figura 51.

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Figura 51. O circuito respectivo representa-se na Figura 52.

Figura 52. Contador sncrono mdulo 6.

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4.

Construir a tabela necessria para o projecto de um contador binrio reversvel de trs bits com biestveis T disparados por fIanco ascendente. Soluo:

A um sinal de controlo que condiciona o sentido da contagem. Com A = 0 a contagem decrescente; com A = 1 a contagem crescente. B o transporte relativo ao sentido decrescente. C o transporte relativo ao sentido crescente.

Figura 53. Tabela de transio para a construo de um controlo binrio reversvel de 3 bits. 5. Construir a tabela de transio e de controlo necessria para o projecto de um registo de deslocamento de dois bits, utilizando biestveis T sncronos. Soluo: R: controlo de deslocamento esquerda-direita. DE: entrada de dados. DS: sada de dados.

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Figura 54. Tabela de transio para a construo de um registo bidireccional de 2 bits.

EXERCCIOS PROPOSTOS
1. Construir um biestvel J-K assncrono atravs de um latch R-S formado por portas NAND. 2. Repetir o caso anterior mas para um latch D. 3. Construir um circuito T a partir de um biestvel R-S formado por duas portas NOR.
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4. Construir a tabela de transio e de controlo, obter as funes e desenhar o

circuito para: 4.1. Um contador de dcadas com biestveis .l-K (disparo por nvel) com sada de transporte. 4.2. Um contador binrio (4 bits) com biestveis T.

4.3. Um registo de deslocamento de 8 bits, atravs de biestveis e com

entrada em paralelo, sada em srie. Ter ainda duas entradas de controlo DS (activada quando os dados de entrada so vlidos) e SE (autoriza o deslocamento de dados). 5. Interligar convenientemente os contadores de dcadas do exerccio 4.1., necessrios para contar at 999. 6. Indicar at que nmero decimal conta o circuito da Figura 55., construdo com um contador 7490. Desenhar o diagrama temporal (consultar o catlogo adequado)

Figura 55.
7. Obter a tabela de verdade dos circuitos representados nas Figuras 45. e 48. 8. Desenhar os circuitos correspondentes s tabelas das Figuras 53. e 54. 9. Desenhar o logigrama de um registo de deslocamento com entrada paralelo

e sada em paralelo, capaz de armazenar 8 bits, com biestveis D activados por nvel.

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