A diferencia de los circuitos lgicos combinacionales, los circuitos secuenciales tiene memoria; pueden reflejar en su salida el efecto de una

seal de entrada que hubo segundos o das antes. Los circuitos AND, OR y NOT funcionan sin memoria. Por ejemplo, en el caso del circuito AND, una salida lgica 1 es obtenida nicamente durante el tiempo que todas las entradas estn simultneamente en lgica 1. Si cada entrada pasa por lgica 1 de una manera secuencial, no-simultnea, la salida permanecer aqu la necesidad en lgica 0. De de un circuito electrnico que se pueda colocar en uno cualquiera de los dos estados lgicos indefinidamente, hasta que sea intencionalmente pasado al estado contrario. Tal circuito es conocido como BIESTABLE, o simplemente FLIP-FLOP. El biestable, en efecto, provee una memoria, ya que puede "recordar" el ltimo estado en el que haba sido colocado. Los circuitos flip-flops desempean un papel muy importante en la electrnica digital. Ellos son usados para medir frecuencia, computar el tiempo, dividir trenes de pulsos por una constante fija, generar seales en secuencia, memorizacin de registros(words), etc. Aunque hay muchas clases de flip-flop, todos ellos tienen por fin primordial almacenar un bit binario, representado por un estado elctrico alto o bajo. El circuito secuencial ms simple es un Flip-Flop tipo RS. RS FLIP - FLOP Un RS flip-flop llamado algunas veces un "set-reset" flip-flop, es un circuito con dos entradas y dos salidas. Las salidas son complementos entre s, o sea que, cuando la una est en alto, la otra estar en bajo. Deriva su nombre del hecho de poder quitar (reset) y poner (set) el estado alto en la salida Q. cuando se aplique un pulso en cada una de las dos entradas: un pulso alto en la entrada S (set) quita, "borra", el pulso alto puesto en anterioridad en Q. En la prctica la polaridad del pulso de manejo depender del tipo de compuertas con las cuales se haya implementado el RS flip-flop, tal como se puede observar en la figura 13. Clic en la imagen para verla en tamao real. De las tablas de verdad podemos deducir su funcionamiento teniendo en cuenta que, cuando Q tiene lgica 1, el flip-flop se considera "set" (puesto), y cuando Q tiene lgica 0 es porque el flop-flop est "reset" (cleared, borrado). Las dos salidas Q y no-Q son simtricas(iguales) en lo que a caractersticas elctricas se refiere, por lo que, de acuerdo con las circunstancias, se

podr tomar una u otra como tal. CLOCKED RS FLIP-FLOP El flip-flop RS bsico es "asynchronous" (no-sincronizado), responde a las entradas tan pronto como ellas ocurren; muestra cambios en la salida cada que se presentan cambios en Set y Reset. En ciertos procesos se requiere "tosynchronize" (sincronizar) la operacin del RS flip-flop, de tal manera que slo se produzcan cambios en la salida cuando se cumpla cierto requisito anterior. En caso contrario, las acciones se SET y RESET no deben alterar la salida Q. Una manera de sincronizar la operacin de un RS Flip-Flop con otros circuitos lgicos, es colocar una compuerta a cada entrada, de tal forma que ellas respondan a S y R solamente cuando sean "habilitadas" (capacitadas) por un lgico 1 (nivel alto) procedente de un CLOCK. (un clock es un circuito secuencial generador de un tren de pulsos, "ceros" y "unos" de manera alternada). La figura 14 muestra un clocked Rs flip-flop(controlado, no sincronizado). EL DATA o D FLIP - FLOP El flip - flop tipo D es una cierta modficacin introducida al flip-flop clocked Rs(controlado en su funcionamiento por los pulsos Clock en una sola lnea comn de entreda). El principio bsico se muestra en la figura 15. Podemos apreciar que, es agregado un inversor a una de las dos entradas del flip-flop, de tal forma que la entrada restante y la entrada del inversor queden unidas. Lo anterior garantiza que las entradas a la seccin RS sean siempre complementarias una de otra, y asegura que el estado lgico en la salida Q sser siempre el mismo estado lgico, alto o bajo, del ltimo pulso que lleg a la entrada D. La informacin dada tiene un carcter general, ya que no se pueden dar conceptos concretos por razn de la amplia variedad de flip-flop que se fabrican en circuito integrado, an dentro de un mismo tipo. Nos servir para dejar cimentados ciertos principios, los cuales nos ayudarn a interpretar luego las diferentes tablas de verdad, dadas por el fabricante para facilitar al experimentador la comprensin del funcionamiento de una u otra referencia.

EL JK FLIP - FLOP Probablemente es el flip-flop ms usado en los circuitos secuenciales lgicos, por su capacidad para CONTAR y DIVIDIR. Entrega un pulso completo de salida por cada dos pulsos de entrada, caracterstica tenida en cuenta por muchos para denominarlo, tambin, "toggle"(basculante, ondulante, Si - No - Si - No, etc.) flip-flop, o sencillamente un T flip-flop. Bsicamente, el JK flip-flop es un biestable RS flip-flop con compuertas (clocked) dispuestas de tal forma que la accin PONER - QUITAR (set - reset) sea llevada a cabo por una sola lnea de entrada. Bsicamente, se puede considerar el JK flip-flop como un circuito biestable con una sola entrada y dos salidas, completamente entre s. En la prctica, el circuito integrado dispone de dos entradas auxiliares, marcadas J y K, dispuestas para "condicionar}" el estado que debe tomar la salida a partir del momento que llegue la prxima transicin activa del pulso clock. La figura 16 muestra el circuito lgico y tabla de verdad para este flip-flop. Se puede observar que, de acuerdo a como se encuentren las entradas J y K, la salida Q puede operar como toggle o quedarse indefinidamente en un determinado estado, sin importar los pulsos en la entrada clock. Cuando se utiliza al flip-flop como contador o divisor, se pueden dejar libres las entradas J y K; en este caso, los pulsos cuya frecuencia se desea modificar, se deben poner en la entrada correspondiente al clock.

El Flip Flop Set Reset FF-SR

Posted on Mayo 23, 2008 by Ever Quiones El FF-SR es un dispositivo con dos entradas (Set y Reset) y una variable de estado o salida (Q) capaz de guardar un bit de informacin y funciona como sigue:

 Si su entrada Set se activa su estado Q se pone en Alto Si su entrada Reset se activa su estado Q se pone en Bajo Si no se activa ni Set ni Reset su estado no cambia Por supuesto, no se permite activar Set y Reset simultneamente. Diagrama de Bloques Aunque el FF-SR posee dos entradas (S y R) y slo una salida (Q), es comn la implementacin que provee adems de Q su versin complementada Q , como se muestra en la figura siguiente

Tabla de Funcionamiento Los fabricantes de los circuitos integrados usan una tabla de funcionamiento para describir la operacin de un circuito de una manera compacta, dicha tabla de funcionamiento no es otra cosa que una tabla de verdad como la usada para circuitos combinacionales, en la cual se ha introducido la informacin del tiempo que en el caso de circuitos secuenciales se vuelve esencial. Enseguida se ilustrar el uso de esta tabla para describir de manera compacta el funcionamiento del FF-SR.

En donde se ha utilizado la siguiente notacin: tn = instante en el cual se aplican las entradas. tn+1 = instante despus que el circuito responde. Qo = salida Q en el instante tn Q+ = salida en el instante tn+1 FLIP-FLOP Generalidades

Siendo los Flip-Flop las unidades bsicas de todos los sistemas secuenciales, existen cuatro tipos: el RS, el JK, el T y el D. Y los ltimos tres se implementan del primero pudindose con posterioridad con cualquiera de los resultados confeccionar quienquiera de los restantes. Todos pueden ser de dos tipos, a saber: Flip-Flop activado por nivel (FF-AN) o bien Flip-Flop maestro-esclavo (FF-ME). El primero recibe su nombre por actuar meramente con los "niveles" de amplitud 0-1, en cambio el segundo son dos FF-AN combinados de tal manera que uno "hace caso" al otro. Un circuito flip-flop puede mantener un estado binario indefinidamente (Siempre y cuando se le este suministrando potencia al circuito) hasta que se cambie por una seal de entrada para cambiar estados. La principal diferencia entre varios tipos de flip-flops es el numero de entradas que poseen y la manera en la cual las entradas afecten el estado binario. Circuito bsico de un flip-flop Se menciono que un circuito flip-flop puede estar formado por dos compuertas NAND o dos compuertas NOR. Estas construcciones se muestran en los diagramas lgicos de las figuras. Cada circuito forma un flip-flop bsico del cual se pueden construir uno mas complicado. La conexin de acoplamiento intercruzado de la salida de una compuerta a la entrada de la otra constituye un camino de retroalimentacin. Por esta razn, los circuitos se clasifican como circuitos secuenciales asincrnicos. Cada flip-flop tiene dos salidas, Q y Q y dos entradas S (set) y R (reset). Este tipo de flip-flop se llama FlipFlop RS acoplado directamente o bloqueador SR (SR latch). Las letras R y S son las iniciales de los nombres en ingls de las entradas (reset, set). Circuito flip-flop bsico con compuertas NOR Para analizar la operacin del circuito de la figura anterior se debe recordar que la salida de una compuerta NOR es 0 si cualquier entrada es 1 y que la salida es 1 solamente cuando todas las entradas sean 0. Como punto de partida asmase que la entrada de puesta a uno (set) es 1 y que la entrada de puesta a 0 (reset) sea 0. Como la compuerta 2 tiene una entrada de 1, su salida Q debe ser 0, lo cual coloca ambas entradas de la compuerta 1 a 0 para tener la salida Q como 1. Cuando la entrada de puesta a uno (set) vuelva a 0, las salidas permanecern iguales ya que la salida Q permanece como 1, dejando una entrada de la compuerta 2 en 1. Esto causa que la salida Q permanezca en 0 lo cual coloca ambas entradas de la compuerta nmero 1 en 0 y as la salida Q es 1. De la misma manera es posible demostrar que un 1 en la entrada de puesta a cero (reset) cambia la salida Q a 0 y Q a 1. Cuando la entrada de puesta a cero cambia a 0, las salidas no cambian. Cuando se aplica un 1 a ambas entradas de puesta a uno y puesta a cero ambas salidas Q y Q van a 0. Esta condicin viola el hecho de que las salidas Q y Q son complementos entre si. En operacin normal esta condicin debe evitarse asegurndose que no se aplica un 1 a ambas entradas simultneamente. Un flip-flop tiene dos entradas tiles. Cuando Q=1 y Q=0 estar en el estado de puesta a uno (o estado 1). Cuando Q=0 y Q=1 estar en el estado de puesta a cero (o estado 0).

Las salidas Q y Q son complementos entre si y se les trata como salidas normales y de complemento respectivamente. El estado binario de un flip-flop se toma como el valor de su salida normal. Bajo operacin normal, ambas entradas permanecen en 0 a no ser que el estado del flipflop haya cambiado. La aplicacin de un 1 momentneo a la entrada de puesta a uno causar que el flip-flop vaya a ese estado. La entrada de puesta en uno debe volver a cero antes que se aplique un uno a la entrada de puesta a cero. Un 1 momentneo aplicado a la entrada de puesta a cero causar que el flip-flop vaya al estado de borrado (o puesta a cero). Cuando ambas entradas son inicialmente cero y se aplica un 1 a la entrada de puesta a uno o se aplica un 1 a la entrada de puesta a cero mientras que el flip-flop este borrado, quedaran las salidas sin cambio. Cuando se aplica un 1 a ambas entradas de puesta a uno y puesta a cero, ambas salidas irn a cero. Este estado es indefinido y se evita normalmente. Si ambas salidas van a 0, el estado del flip-flop es indeterminado y depende de aquella entrada que permanezca por mayor tiempo en 1 antes de hacer la transicin a cero. Circuito flip-flop bsico con compuertas NAND El circuito bsico NAND de la figura anterior opera con ambas entradas normalmente en 1 a no ser que el estado del flip-flop tenga que cambiarse. La aplicacin de un 0 momentneo a la entrada de puesta a uno, causar que Q vaya a 1 y Q vaya a 0, llevando el flip-flop al estado de puesta a uno. Despus que la entrada de puesta a uno vuelva a 1, un 0 momentneo en la entrada de puesta a cero causar la transicin al estado de borrado (clear). Cuando ambas entradas vayan a 0, ambas salidas irn a 1; esta condicin se evita en la operacin normal de un flip-flop. Flip-Flop Activados por Nivel

Flip-Flop RS

Tiene tres entradas, S (de inicio), R (reinicio o borrado) y C (para reloj). Tiene una salida Q, y a veces tambin una salida complementada, la que se indica con un circulo en la otra terminal de salida. Hay un pequeo tringulo en frente de la letra C, para designar una entrada dinmica. El smbolo indicador dinmico denota el echo de que el flip-flop responde a una transicin positiva ( de 0 a 1) de la seal de reloj. Su unidad bsica (con compuertas NAND o NOR) se dibuja a continuacin que, como acta por "niveles" de amplitud (0-1) recibe el nombre de Flip-Flop RS activado por nivel (FF-RS-AN). Cuando no se especifica este detalle es del tipo Flip-Flop RS maestro-esclavo (FF-RS-ME). Sus ecuaciones y tabla de funcionamiento son Q = S + q R* RS=0

La operacin del flip-flop es como sigue. Si no hay una seal en la entrada del reloj C, la salida del circuito no puede cambiar independientemente de cules sean los valores de entrada de S y R. Slo cuando la seal de reloj cambia de 0 a 1 puede la salida afectarse de acuerdo con los valores de la entrada S y R. Si S = 1 y R = 0 cuando C cambia de 0 a 1, la salida Q se inicia en 1. Si S = 0 y R = 1 cuando C cambia de 0 a 1 la salida Q se reinicia o borra en 0. Si tanto S como R son 0 durante la transicin de reloj, la salida no cambia. Cuando tanto S como R son iguales a 1, la salida es impredecible y puede ser 0 o 1 dependiendo de los retrasos internos de tiempo que ocurran dentro del circuito. Flip-flop RS temporizado El flip-flop bsico por si solo es un circuito secuencial asincrnico. Agregando compuertas a las entradas de circuito bsico, puede hacerse que el flip-flop responda a los niveles de entrada durante la ocurrencia del reloj. El flip-flop RS temporizado mostrado en la siguiente figura consiste en un flip-flop bsico NOR y dos compuertas NAND. Las salidas de las dos compuertas AND permanecen en cero mientras el pulso del reloj (abreviado en ingls CP) sea 0, independientemente de los valores de entrada S y R se permite llegar al flip-flop bsico. El estado de puesta a uno se logra con S=1, R=0 y CP=1. Para cambiar el estado de puesta a cero (o borrado) las entradas deben ser S=0, R=1 y CP=1. Con S=1 y R=1, la ocurrencia de los pulsos de reloj causar que ambas salidas vayan momentneamente a 0. Cuando quite el pulso, el estado del flipflop ser indeterminado, es decir, podra resultar cualquier estado, dependiendo de si la entrada de puesta a uno o la de puesta a cero del flip-flop bsico, permanezca el mayor tiempo, antes de la transicin a 0 al final del pulso. Flip-flop RS temporizado El smbolo grfico del flip-flop RS sincronizado se muestra en la figura anterior. Tiene tres entradas: S, R y CP. La entrada CP no se describe dentro del recuadro debido a que se reconoce fcilmente por un pequeo tringulo. El tringulo es un smbolo para el

indicador dinmico y denota el hecho que el flip-flop responde a una transicin del reloj de entrada o flanco de subida de una seal de un nivel bajo (o binario) a un nivel alto (1 binario). Las salidas del flip-flop se marcan con Q y Q dentro del recuadro. Se le puede designar al flip-flop un nombre de variable diferente aunque se escriba una Q dentro del recuadro. En este caso la letra escogida para la variable del flip-flop se marca por fuera del recuadro y a lo largo de la lnea de salida. El estado del flip-flop se determina del valor de su salida normal Q. Si se desea obtener el complemento de salida normal, no es necesario usar un inversor ya que el valor complementado se obtiene directamente de la salida Q. La tabla caracterstica del flip-flop se muestra en la figura antes presentada. Esta tabla resume la operacin del flip-flop en forma de tabulado. Q es el estado binario del flipflop en un tiempo dado (refirindose al estado presente), las columnas S y R dan los valores posibles de las entradas y Q(t + 1) es el estado del flip-flop despus de la ocurrencia de un pulso de reloj (refirindose al siguiente estado). La ecuacin caracterstica de un flip-flop se deduce del mapa de la figura antes mencionada. Esta ecuacin especifica el valor del siguiente estado como una funcin del presente estado y de las entradas. La ecuacin caracterstica de una expresin algebraica para la informacin binaria de la tabla caracterstica. Los dos estados indeterminados se marcan con una X en el mapa, ya que pueden resultar como 1 o como 0. Sin embargo la relacin SR=0 debe incluirse como parte de la ecuacin caracterstica para especificar que S y R no pueden ser iguales a 1 simultneamente.

Flip-Flop JK

Un flip-flop JK es un refinamiento del flip-flop SR en el sentido que la condicin indeterminada del tipo SR se define en el tipo JK. Las entradas J y K se comportan como las entradas S y R para iniciar y reinicia el flip-flop, respectivamente. Cuando las entradas J y K son ambas iguales a 1, una transicin de reloj alterna las salidas del flipflop a su estado complementario. Su unidad bsica se dibuja a continuacin que, como acta por "niveles" de amplitud (01) recibe el nombre de Flip-Flop JK activado por nivel (FF-JK-AN). Cuando no se especifica este detalle es del tipo Flip-Flop JK maestro-esclavo (FF-JK-ME). Su ecuacin y tabla de funcionamiento son Q = J q* + K* q

Se da detalle de su confeccin lgica a partir del FF-RS-AN.

y si simplificamos por ejemplo usando Veich-Karnaugh

R=Kq S = J q* resulta el circuito

Flip-flop JK

Un flip-flop JK es un refinamiento del flip-flop RS ya que el estado independiente del termino RS se define en el tipo JK. Las entradas J y K se comportan como las entradas R y S para poner a uno o cero (set o reset) al flip-flop (ntese que en el flip-flop JK la entrada J se usa para la entrada de puesta a uno y la letra K para la entrada de puesta a cero). Cuando ambas entradas se aplican a J y K simultneamente, el flip-flop cambia a su estado de complemento, esto es, si Q=1 cambia a Q=0 y viceversa. Un flip-flop sincronizado se muestra en la figura anterior. La salida Q se aplica con K y CP a una compuerta AND de tal manera que el flip-flop se ponga a cero (clear) durante un pulso de reloj solamente si Q fue 1 previamente. De manera similar la salida Q se aplica a J y CP a una compuerta AND de tal manera que el flip-flop se ponga a uno con un pulso de reloj, solamente si Q fue 1 previamente. Flip-flop JK temporizado Como se muestra en la tabla caracterstica de la figura, el flip-flop JK se comporta como un flip-flop RS excepto cuando J y K sean ambos 1. Cuando J y K sean 1, el pulso de reloj se transmite a travs de una compuerta AND solamente; aquella cuya entrada se conecta a la salida del flip-flop la cual es al presente igual a 1. As, si Q=1, la salida de la compuerta AND superior se convertir en 1 una vez que se aplique un pulso de reloj y el flip-flop se ponga a cero. Si Q=1 la salida de la compuerta AND se convierte en 1 y el flip-flop se pone a uno. En cualquier caso, el estado de salida del flip-flop se complementa. Las entradas en el smbolo grfico para el flip-flop JK deben marcarse con una J (debajo de Q) y K (debajo de Q). La ecuacin caracterstica se da en la figura y se deduce del mapa de la tabla caracterstica. Ntese que debido a la conexin de retroalimentacin del flip-flop JK, la seal CP que permanece en 1 (mientras que J=K=1) causar transiciones repetidas y continuas de las salidas despus que las salidas hayan sido completadas. Para evitar esta operacin indeseable, los pulsos de reloj deben de tener un tiempo de duracin que es menor que la demora de propagacin a travs del flip-flop. Esta es una restriccin, ya que la operacin del circuito depende del ancho de los pulsos. Por esta razn los flip-flops JK nunca se construyen como se muestra en la figura. La restriccin del ancho del pulso puede ser eliminada con un maestro esclavo o una construccin activada por flanco de la manera discutida en la siguiente seccin. El mismo razonamiento se aplica al flip-flop T presentado a continuacin.

Flip-Flop T

El flip-flop T se obtiene del tipo JK cuando las entradas J y K se conectan para proporcionar una entrada nica designada por T. El flip-flop T, por lo tanto, tiene slo dos condiciones. Cuando T = 0 ( J = K = 0) una transicin de reloj no cambia el estado del flip-flop. Cuando T = 1 (J = K = 1) una transicin de reloj complementa el estado del flip-flop. Su unidad bsica se dibuja a continuacin que, como acta por "niveles" de amplitud (01) recibe el nombre de Flip-Flop T activado por nivel (FF-T-AN). Cuando no se

especifica este detalle es del tipo Flip-Flop T maestro-esclavo (FF-T-ME). Su ecuacin y tabla de funcionamiento son Q=Tq

A partir del FF-RS-AN puede disearse este FF-T-AN siguiendo los pasos mostrados anteriormente, pero no tiene sentido ya que al ser activado por nivel no tiene utilidad.

FLIP-FLOPS
Los circuitos lgicos se clasifican en dos categoras. Los grupos de puertas descritos hasta ahora, y los que se denominan circuitos lgicos secunciales. Los bloques bsicos para construir los circuitos lgicos secunciales son los flip -flops. La importancia de los circuitos lgicos se debe a su caracterstica de memoria. Los flip - flops tambin se denominan "cerrojos", "multivibradores biestables" o "binarios". FLIP-FLOPS RS Este es el flip - flop bsico, su smbolo es el siguiente:

Figura 1: Smbolo lgico de un flip-flop SR El flip-flop tiene dos entradas R (reset) y S (set), se encuentran a la izquierda del smbolo. Este flip-flop tiene activas las entradas en el nivel BAJO, lo cual se indica por los circulitos de las entradas R y S. Los flip-flop tienen dos salidas complementarias, que se denominan Q y 1, la salida Q es la salida normal y 1 = 0.

El flip-flop RS se puede construir a partir de puertas lgicas. A continuacin mostraremos un flip-flop construido a partir de dos puertas NAND, y al lado veremos su tabla de verdad correspondiente.

Figura 2: Circuito equivalente de un flip-flop SR

Modo de operacin Prohibido Set Reset Mantenimiento

Entradas R 0 0 1 1 S 0 1 0 1

Salidas Q 1 1 0 Q 1 0 1

No cambia

Tabla 1: Tabla de verdad del flip-flop SR Observar la realimentacin caracterstica de una puerta NAND a la entrada de la otra. En la tabla de la verdad se define la operacin del flip-flop. Primero encontramos el estado "prohibido" en donde ambas salidas estn a 1, o nivel ALTO. Luego encontramos la condicin "set" del flip-flop. Aqu un nivel BAJO, o cero lgico, activa la entrada de set(S). Esta pone la salida normal Q al nivel alto, o 1. Seguidamente encontramos la condicin "reset". El nivel BAJO, o 0, activa la entrada de reset, borrando (o poniendo en reset) la salida normal Q. La cuarta lnea muestra la condicin de "inhabilitacin" o "mantenimiento", del flipflop RS. Las salidas permanecen como estaban antes de que existiese esta condicin, es decir, no hay cambio en las salidas de sus estados anteriores. Indicar la salida de set, significa poner la salida Q a 1, de igual forma, la condicin reset pone la salida Q a 0. La salida complementaria nos muestra lo opuesto. Estos flip-flop se pueden conseguir a travs de circuitos integrados.

8 Tablas de los Flip Flops 1. Tabla CaracteristicaEntradas Salidas Entradas de control Estado Proximo RS, JK, T o D Qn+1Diagrama de bloques Tablas caracteristicas CkR