Universidade Federal da Paraba UFPB Centro de Cincias Exatas e da Natureza CCEN Centro de Informtica CI Programa de Ps-Graduao em Informtica PPGI

PPGI Aluno: Luciano Carvalho de Medeiros Jnior

Controller Design for Tracking Induced Miss-Rates in Cache Memories

No referente artigo escolhido nesta Unidade sobre Memria, os autores projetaram um controlador que visa regular, dinamicamente, o valor de uma varivel temporal que est relacionada com a taxa de falhas induzidos na memria cache. Para isso so esclarecidos alguns conceitos envolvidos nesta rea, e so demonstrados detalhes a cerca do projeto, o qual se baseou em trabalhos semelhantes encontrados na literatura. O artigo foi publicado por Nawaf Almoosa, Yorai Wardi e Sudhakar Yalamanchili na Conferncia ICCA, da IEEE, em 2010. Nas arquiteturas dos computadores atuais a diferena de velocidade entre os processadores e a memria uma questo muito importante no desempenho geral. A velocidade dos processadores evoluiu muito mais do que a velocidade da memria RAM. Por esse motivo, implantou-se o conceito de hierarquia de memrias, com vrios nveis de memria, com tipos e velocidades diferentes, a fim de amenizar esse gargalo. E as memrias mais velozes so as memrias cache, que ficam no mesmo chip do processador. Mas apesar das memrias cache terem uma boa latncia baixo tempo de resposta elas possuem limitaes em relao capacidade de armazenamento, porque elas so caras em relao s outras memrias, e por estarem no chip do processador elas so mais restritas a espao disponvel para expanso. E outro problema em relao aos custos energticos, dado que para se manter os dados em uma memria cache gasta-se mais com energia do que uma memria RAM gastaria. Portanto, um ponto importante no gerenciamento das memrias cache encontrar um balano apropriado entre latncia de acesso memria e custos energticos. Uma tcnica comum para reduzir os custos de energia nas operaes na cache apagar as linhas da cache que no esto sendo referenciadas por um dado intervalo de tempo. Esse intervalo chamado de intervalo cache-decay. Porm, se o dado que foi apagado da cache for referenciado aps essa ao, ocorrer um cache miss e ser necessrio busca-lo na memria principal; isso chamado de induced miss rate. Assim, esse intervalo cache-decay tem relao aos custos e a induced miss rate; um intervalo pequeno gera baixos custos com energia e altas taxas de induced miss. Os prs e contras do uso de um determinado valor para esse intervalo variam dependendo do tipo da aplicao que se est executando. Por esse motivo que os autores, em vez de buscar um valor fixo ideal para melhorar esse gerenciamento, eles determinam o valor desse intervalo dinamicamente. Para isso, eles propem o projeto de um controlador, que faz uso de um valor inicial para este intervalo, e a partir deste valor e de valores lidos em tempo de execuo como, por exemplo, a taxa de induced miss ele determina um novo valor para o intervalo; tal que este novo valor seja mais adequado s tarefas que esto sendo executadas naquele momento. Esse trabalho, como falado no texto, semelhante a outros presentes na literatura. Por isso foram feitos testes para se analisar o desempenho do projeto proposto, e para se comparar com os existentes. Dando-se uma olhada nos resultados se pode ver que eles obtiveram bons resultados, atingindo baixas taxas de induced miss ao longo do tempo. Achei o trabalho interessante, abordando este tema importante na rea de memria de

computadores, apesar de possuir alguns detalhes mais tcnicos referentes ao modelo que eles utilizaram na construo do controlador, o que no to claro para quem no da rea. Referncia: Almoosa, N., Wardi, Y., & Yalamanchili, S. (2010). Controller design for tracking induced miss-rates in cache memories. Control and Automation (ICCA), 2010 8th IEEE International Conference on (pp. 13551359). IEEE. Retrieved from http://ieeexplore.ieee.org/xpls/abs_all.jsp?arnumber=5524405