Universidad Nacional de Rosario

Facultad de Ciencias Exactas, Ingeniería y

Agrimensura
Escuela de Ingeniería Electrónica
Digital III

Problema de Ingeniería Nº 1
Sistema Mínimo con 80C86

Autores:

Grupo Nº
Nombre y Apellido Nº de Legajo
Ledesma, Federico L-1834/1
Monti, Matias M-4157/2
Rodríguez, Emanuel R-2637/9
Rubio Scola, Ignacio R-

Corrigió Calificación

Marzo / 2007
 Universidad Nacional de Rosario
Facultad de Ciencias Exactas, Ingeniería y Agrimensura
Escuela de Ingeniería Electrónica

Índice

1. Introducción..................................................................... 2
2. Objetivos ..................................................................... 2
3. Problema ..................................................................... 2
4. Problema de Software ..................................................... 3
5. Solución propuesta .............................................................
5
6. Conclusiones .....................................................................
18
7. Bibliografía ..................................................................... 19

1. Introducción

El presente Problema de Ingeniería aborda las primeras etapas del

diseño de hardware de un sistema de micro-cómputo, es decir, las
conexiones entre los componentes principales del sistema: microprocesador;
memoria; unidades de entrada salida y los circuitos auxiliares necesarios
para que el sistema sea funcional.
El problema se plantea en base a un microprocesador 80C86 de Intel
abordando los aspectos lógico, eléctrico y temporal del sistema
implementado.

2. Objetivos

El objetivo principal de este problema es lograr que el alumno adquiera

la capacidad de diseñar el hardware de un sistema de micro-cómputo, como
así también que logre versatilidad en la elección, utilización y crítica de
diversas herramientas destinadas a resolver el problema (Bibliografía, Hojas
de datos, Información disponible en Internet, consultas, etc. )

3. Problema

1. Especificar el circuito de reloj necesario para el sistema 80C86 (5 MHz)

(ver hoja de datos 82C84A).

2. Especificar el circuito de Reset.

3. Especificar el circuito de acerrojado de direcciones y estados.

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4. Diseñar el circuito de selección de los dos mapas de memoria

detallados en el anexo 1. Los mapas deben ser seleccionables en
tiempo de ejecución mediante una escritura en un latch mapeado en el
espacio de entrada / salida.

Los dispositivos que intervienen en el mapa son los siguientes:

2 memorias Flash 29F040 de 512Kb x 8

2 RAM K6T 1008 de 128 Kb x 8
1 Latch 74HC374

5. Verificar la compatibilidad de especificaciones de tiempos para los

ciclos de lectura y escritura en la memoria RAM y el ciclo de escritura
en el latch de selección utilizado (recomendado: 74HC374).

6. Verificar la compatibilidad de las especificaciones tecnológicas

(compatibilidad de tensiones y capacidades) para las líneas de datos y
direcciones del microprocesador.

4. Problema de Software

1. Realizar las siguientes rutinas de conversión en assembler.

• Se propone realizar una rutina de conversión de binario a BCD

desempaquetado con las siguientes características:

Nombre de la Rutina: bin2bcd

Argumento de Entrada: Número binario en AX sin signo de 16 bits no
mayor a 9999d.
Argumento de Salida: Número BCD desempaquetado en BX:AX de la
siguiente forma

MSByt LSByt
e e
BH BL AH AL

• Se propone realizar una rutina de conversión de BCD a 7 segmentos

con las siguientes características:

Nombre de la Rutina: bcd7seg

Argumento de Entrada: Número BCD desempaquetado en BX:AX
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Argumento de Salida: Código 7 segmentos en BX:AX

BH BL AH AL
DISPLAY 4 DISPLAY 3 DISPLAY 2 DISPLAY 1

Nota: Suponer que existe en el segmento de código una tabla definida

de bytes que contiene la conversión BCD a 7 segmentos como la
siguiente

TABLA db EEh, 28h, CBh, 6Bh,

db 2Dh, 67h, E7h, 26h,
db EFh, 2Fh

5. Solución propuesta

1. Especificar el circuito de reloj necesario para el sistema 80C86 (4MHz1). Especificar el

circuito de RESET2.

Las señales de reloj y de reset se generan utilizando un dispositivo diseñado para tal fin: el
82C84A, diseñado por la empresa HARRIS.
Con el objetivo de aclarar los criterios adoptados en el diseñado del circuito mostrado en la
figura 1, procedemos a explicar el funcionamiento de cada pin del integrado en cuestión.

Descripción:

Pin Descripción
(Address enable) Ambas son señales de entrada y tienen como fin validar las
AEN1 señales RDY1 y RDY2. Se activan con un cero lógico y se utilizan para sistemas
AEN2 con configuraciones multi-master. De no ser necesaria tal configuración, el
fabricante recomieda conectar ambas entradas a masa.
(Bus ready). Ambas entradas se activan con uno lógico y advierte cuando un
RDY1
dispositivo conectado al bus de datos ha finalizado una operación de recepción
RDY2
o de envío.
ASYNC (Ready sincronization select). Es una entrada que define el modo de
sincronización de la lógica Ready. Cuando está en valor bajo, están disponibles
dos niveles de sincronización de Ready, cuando se encuentra en valor alto o
simplemente no se conecta, el dispositivo provee un único nivel. El hecho de no
necesitar más que un nivel, justifica la no conexión de este pin en nuestro

1
El enunciado del problema pide trabajar con 5MHz, para lo cuál sería necesario utilizar un oscilador de cristal de
15MHz. Este valor no existe comercialmente, por lo que recurrimos a uno de 12MHz, por lo cuál el
microprocesador funcionará con una frecuencia de 4MHz.
2
Resumimos estos dos puntos del enunciado del problema en uno debido a que ambas señales se generan con el
mismo circuito integrado.
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circuito.
(Ready). Este salida (activa con un uno lógico) sincroniza la entrada RDY1. El
READY tiempo que permanece en alto esta señal es el suficiente para garantizar que el
microprocesador la ha detectado.
Estas entradas están provistas para conectar el oscilador de cristal. La
X1, X2 frecuencia del mismo debe ser 3 veces mayor a la cuál necesitamos que el
microprocesador funcione.
(Frecuency / cristal select) Esta entrada selecciona, si está en uno lógico, la
entrada EFI como entrada de frecuencia. Si se encuentra en cero lógico, la señal
F/C de clock será generada a partir del cristal conectado entre X1 y X2.
Siendo nuestra intención utilizar un oscilador de cristal externo, conectaremos
esta entrada a masa.
(External frecuency in). Cuando la entrada F/C está en uno lógico, el clock es
generado con la señal presente en esta entrada. La frecuencia de la misma debe
EFI ser 3 veces mayor a la que necesita funcionar el microprocesador. Nuevamente,
teniendo en cuenta que utilizamos un oscilador a cristal para generar la señal de
clock, esta entrada irá conectada a masa en nuestro diseño.
(Clock del procesador). Esta salida va conectada a la entrada de clock de
microprocesadory a todos los dispositivos conectados directamente al bus local.
CLK La señal de reloj tiene una frecuencia que resulta tres veces menor que la
frecuencia del cristal (o de la señal entrante en EFI) y se encuentra en valor alto
durante la tercera parte del ciclo.
(Peripherical clock) Esta salida es un clock para periféricos cuya frecuencia es
de la mitad de la frecuencia de la señal de la salida CLK y se encuentra en valor
PCLK
alto durante la mitad del ciclo (es una señal cuadrada) Nuestro diseño no
requiere la utilización de una señal de estas características.
(Oscilador output). Es una salida del oscilador interno. La frecuencia de la
OSC
señal es igual a la del oscilador de cristal.
(Reset in). Entrada de reset del dispositivo. Se activa con un valor bajo y
genera la señal de RESET de salida (servirá para inicializar los dispositivos).
RES Utilizamos un circuito RC para generar este pulso debido a que el 82C84A
provee internamente un comparador Schmitt para generar un pulso de reset de
duración adecuada con los valores especificados.
(Reset). Esta salida se encuentra activa cuando presenta un valor lógico alto y
RESET se utiliza para resetear cualquier microprocesador de la familia 80C86. La
duración del pulso queda determinada por la señal entrante en RES.
(Clock syncronization). Esta entrada se utiliza para el caso en que requieran
conectarse más de un 82C84 en cascada funcionando en forma sincronizada.
Cuando está en alto los contadores internos están reseteados. Cuando está en
CSYNC
valor bajo, los contadores se habilitan. Esta entrada necesita estar externamente
sincronizada con la señal de entrada EFI. Cuando se utiliza el oscilador interno
esta entrada debe tener una conexión segura a masa.
GND Masa (entrada).
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Alimentación (entrada). La alimentación de este circuito integrado es de 5V.

VCC Se recomienda conectar un capacitor de 0,1µF entre VCC y masa para
desacoplar.

Teniendo en cuenta lo analizado en la tabla anterior, citamos el diagrama apto para cubrir las
necesidades de nuestro diseño.

Figura 1. Circuito generador de la señal de CLOCK y RESET.

Comentarios:

•La señal de READY no se conecta debido a que, al cumplirse las inecuaciones de tiempos sin
necesidad de insertar WAIT STATES, podemos conectar la entrada del microprocesador
directamente a VCC.
•Los valores de R y C calculados aseguran una duración adecuada del pulso de RESET (señal de
salida) para el microprocesador y los dispositivos que lo requieran.

2. Especificar el circuito acerrojado de direcciones y datos. Diseñar el circuito de

selección de los dos mapas de memoria detallados en el anexo del enunciado. Los
mapas deben ser seleccionables en tiempo de ejecución mediante una escritura en
un latch mapeado en el espacio de entrada/salida3.

3
Nuevamente, unificamos dos puntos del enunciado, dado que planteamos la solución de ambos en el mismo
esquema por comodidad.
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CP

A19
74MC374
A17:15 A17

OE A15

ALE CP
A19

74MC374 A18´
A17
AD15:8 A15 Direcciones
A16
OE A8
A15 29F040
Direcciones
A8
Banco Impar
Datos

A7
AD0 AD7
Direcciones
CP A1
80C86 CE WR OE

74MC374
AD7:0 A7

OE A0 A1 Cs1a WR RD
Datos

AD0 AD7
82c84a
RD RD
CLK CP
WR WR
Dato Página
A17
BHE BHE
74MC374 Direcciones
Reset A16
(proveniente del 82C84A)
A15 K6T1008
OE Direcciones
A8 Banco Impar
A7
Direcciones
IO/MEM A1
Cs2 Cs1 WR OE

Cs2a WR RD
La figura 2 muestra el esquema de conexionado de los periféricos, el latch de direcciones, y el
latch mapeado en el espacio de entrada salida. Las señales de chip select se especifican a
continuación, al igual que el circuito que permite cumplir con los requisitos de mapeado
propuestos por el problema.

Generadores de chip select:

Cuando el microprocesador direccione desde la dirección 40000h hasta FFFFFh debe activarse la
señal de chip select de las memorias flash. No obstante, proponemos dos señales de chip select
con el objeto de validar la activación de cada banco cuando el microprocesador necesite acceder
al mismo.
•Señal de chip select para el banco impar de la memoria flash:
Cs1 a =( A18 +A19 ) ⋅(A0 ⋅ BHE +A0 ⋅ BHE ) ⋅ Io / M =( A18 +A19 ) ⋅ BHE ⋅ Io / M

•Señal de chip select para el banco par de la memoria flash:

Cs1 b =( A18 +A19 ) ⋅ A0 ⋅ Io / M

Cuando la dirección esté comprendida en el rango de 00000h hasta 3FFFFh debe activarse la
señal de chip select de la memoria RAM. Nuevamente, validamos las señales de chip select de
cada banco para incluir la protección del banco impar.
•Señal de chip select para el banco impar de la memoria RAM:
Cs 2 a =A18 ⋅ A19 ⋅ BHE ⋅ Io / M

•Señal de chip select para el banco par de la memoria RAM:

Cs 2 b =A18 ⋅ A19 ⋅ A0 ⋅ Io / M

Dado que el único dispositivo mapeado en el espacio de entrada salida es el latch de selección de
página, podemos usar como señal de chip select directamente a la señal Io/M:
 CS1a = ( A18 + A19 ) ⋅ BHE.( IO )
M

CS1b = ( A18 + A19 ) ⋅ A0 ⋅ ( IO )

M

CS 2a = A18 ⋅ A19 ⋅ BHE.( IO )

M

CS 2b = A18 ⋅ A19 ⋅ A0 .( IO )
M

•Señal de chip select para el latch de selección de páginas:

Cs 3 = Io / M

En cuando al mapeado de los dispositivos, se plantea la dificultad de necesitar mapear en el

espacio de memoria (el espacio de direcciones es de 1MB) 1,25MB. Para cumplir con este
requisito, se adopta el siguiente criterio de mapeo:
•Los 256KB de memoria Ram se direccionan directamente en el rango de
direcciones que va desde 00000h hasta 3FFFFh.
•Los 512KB más altos del MB de memoria flash también se mapea
directamente entre las direcciones 80000h y FFFFFh.
•Los512KB más bajos de la memoria flash se dividen en dos partes,
página 0 (primeros 256KB de la memoria flash) y página 1 (segundos
256KB de la memoria flash), y comparten el rango de direcciones entre
40000h y 7FFFFh.
Para cumplir estos requisitos, actuamos sobre el bit A18 del bus de direcciones latcheado, en
efecto, éste bit es el que determina cuál de las dos páginas debe seleccionarse, como lo muestra
el siguiente diagrama
 A19 A18 PAGINA A18’

1 X X A18

0 0 0 - (*)

0 0 1 - (*)

0 1 0 0

0 1 1 1

(*) Estos estados no interesa el valor que adopte A18’, pues cuando A19 y A18 valen 0 lógico
simultaneamente me encuentro en el rango de direcciones de la RAM por lo que el Chip Select
de la memoria FLASH estará en bajo. Esto es posible dado que la línea de direcciones A18 no se
conecta al bus de direcciones de la RAM.
Para cumplir con la tabla de verdad descripta recurrimos al siguiente circuito.

A18 A19 Control Vcc

PAGINA
1
W0 A18’
PÁGINA A18’ A18 W1
W

0 X0 X
X1
Y
Y0
Y1 Z
Z0
A19 Z1
GND
 3. Verificar las compatibilidad de las especificaciones de tiempo para los ciclos de
lectura y escritura en la memoria RAM y el ciclo de escritura en el latch de
selección utilizado.

Análisis de Tiempos

Creímos oportuno incluir el análisis de los tiempos de lectura de la memoria FLASH

Memoria Flash

• Ciclo de lectura

t OE < 2 ⋅ 250nseg − 165nseg − 30nseg = 305nseg

El microprocesador toma los datos en la caída de T3. La duración se valida antes de la caída de T1.

3 1
tOE < T + ( T − tCLRL max ) − t DVCL = 2T − tCLRL max − t DVCL
2 2
tOE < 2 ⋅ 250nseg − 165nseg − 30nseg = 305nseg
T1
tCE < 2T + ( − TCHLL ) − TLATCH − TDVCL − (TNOT + TOR + 2.TAND )
2
tCE < 500nseg + (125nseg − 18nseg ) − 15nseg − 30nseg − (13,5nseg + 11,4nseg + 2.12,3nseg ) = 512,5nseg
T1
t ACC < 2T + ( − TCHLL ) − TLATCH − TDVCL − TMUX ( Máximo )
2
t ACC < 500nseg + (125nseg − 18nseg ) − 15nseg − 30nseg − 90nseg = 472nseg
t DF < t RHAV = tCLCL min − 45nseg − (TNOT + TOR + 2.TAND )
t DF < t RHAV = 200nseg − 45nseg − (13,5nseg + 11,4nseg + 2.12,3nseg ) = 105,5nseg
Cualquiera de los tipos de memoria Flash 29F040 da cumplimiento a estas inecuaciones, por lo
que queda verificado el correcto funcionamiento del dispositivo.

Como en la memoria Flash esta almacenado el programa (supongo que ya lo tengo programado),
no tengo que estudiar el ciclo de escritura.
Memoria Ram

• Ciclo de lectura

t OE < 2T − t CLRL max − t DVCL = 305nseg

T
tCE < 2T + ( 1 − TCHLL ) − TLATCH − TDVCL − (TNOT + TOR + 2.TAND )
2
tCE < 500nseg + (125nseg − 18nseg ) − 15nseg − 30nseg − (13,5nseg + 11,4nseg + 2.12,3nseg )
tCE < 512,5nseg
T1
t AA < 2T + ( − TCHLL ) − TLATCH − TDVCL
2
t AA < 500nseg + (125nseg − 18nseg ) − 15nseg − 30nseg = 562nseg
t DF < t RHAV = tCLCL min − 45nseg − (TNOT + TOR + 2.TAND )
t DF < t RHAV = 200nseg − 45nseg − (13,5nseg + 11,4nseg + 2.12,3nseg ) = 105,5nseg

t OHZ < t RHAV = t CLCL min − 45nseg = 155nseg

Nuevamente los dos tipos de memoria K6T1008C2E (varían enla velocidad de acceso) dan
cumplimiento a todas las inecuaciones.

• Ciclo de escritura

tWC < 4T = 4 ⋅ 250nseg = 1000nseg

T
tCW < 3T + ( − tCLAV ) − t LATCH − (TNOT + TOR + 2.TAND )
2
tCW < 3 ⋅ 250nseg + (125nseg − 110nseg ) − 15nseg − (13,5nseg + 11,4nseg + 2.12,3nseg ) = 700,5nseg
t AS = 0nseg
t AW < 750nseg
tWP < tWLWH = 2tCLCL − 60nseg = 2 ⋅ 100nseg − 35nseg = 165nseg
tWR < 0nseg
T
t DW < 2T + − tCLDV max = 2 ⋅ 250nseg + 125nseg − 110nseg = 515nseg
2
De acuerdo a las especificaciones del fabricante, podemos asegurar el cumplimiento de todas las
inecuaciones, por lo que es de esperarse que el diseño propuesto en este informe funcione
satisfactoriamente.
(*) No se incluyen la definición de cada tiempo ya que se encuentra en la hoja de datos adjunta
del microprocesador
Comprobada la compatibilidad de los tiempos de lectura y escritura, nos disponemos a
comprobar que las capacidades que cargan a los dipositovos se encuentre comprendida dentro
del rango en el que el fabricante nos garantiza los tiempos utilizados con anterioridad.
Análisis de las capacidades
Para garantizar el cumplimiento de la misma en la totalidad de las líneas de dirección,
analizaremos la línea que mayor número de dispositivos tiene conectado (Ao en nuestro
caso).
 • Capacidades conectaas al microprocesador

El fabricante nos garantiza los tiempos utilizados en los cálculos siempre que la carga
conectada como carga al bus de direcciones y datos sea menor de 100pF.
Por lo tanto, debemos analizar el cumplimiento de la siguiente inecuación:

C INLATCH + C INFLASH + C IORAM + C INDISPOSITIVO + 2 ⋅ C INAND ≤ 100 pF

30,5 pF + 7,5 pF + 8 pF + 3,5 pF + 2 ⋅ 10 pF = 69,5 pF ≤ 100 pF

Por lo que la inecuación para el bus de direcciones y datos de microprocesador se cumple

satisfactoriamente.

• Capacidades conectadas al bus de datos de la memoria RAM

Realizamos este análisis dado que en una operación de lectura, es el microprocesador el

que se comporta como carga de la memoria. El fabricante de este dispositivo nos
garantiza los tiempos utilizados en el análisis de los tiempos siempre que la capacidad
que cargue al bus de datos de la memoria sea menor a 100pF más la capacidad de una
compuerta TTL.

C INDISPOSITIVO + C INLATCH + C INFLASH + C IO8086 + 2 ⋅ C INAND ≤ 100 pF + 1TTL

7,5 pF + 7,5 pF + 3,5 pF + 25 pF + 2 ⋅ 10 pF ≤ 100 pF + 1TTL

63,5 pF ≤ 100 pF + 1TTL

Queda demostrado el cumplimiento de esta segunda inecuación.

• Capacidades conectadas al bus de datos de la memoria FLASH

El razonamiento aplicado a este análisis es un traslado del explicado para la memoria

RAM.

C IN 8086 + C IORAM + C INLATCH + C INDISPOSITIVO + 2 ⋅ C INAND ≤ 100 pF + 1TTL

25 pF + 8 pF + 7,5 pF + 7,5 pF + 2 ⋅ 10 pF = 68 pF < 100 pF + TTL

El estudio realizado recientemente contempla la totalidad de los casos de interés en el

presente problema de ingeniería, por lo que resulta válido el análisis de tiempos para los
ciclos de lectura y escritura.

Análisis de la compatibilidad de los niveles de tensión

 Dispositivo
Niveles de Tensión 80C86 29F040 (Flash) K6T1008 (RAM)
2 V (min) 2,2 V (min)
VIH 2V
Vcc + 0,5 V (max) Vcc + 0,5 V (max)
-0,5 V (min) -0,5 V (min)
VIL 0,8 V
0,8 V (max) 0,8 V (max)
3 V @ IOH=-2,5mA 2,4 V (min)
VOH 2,4 V
Vcc – 0,4 V @ IOH=-100mA
VOL 0,4 V 0,45 V (max) 0,4 V

• Ciclo de Lectura

RAM
VOH RAM ≥ VIH Micro 2,4 V ≥ 2 V √

VOL RAM ≤ VIL Micro 0,4 V ≤ 0,8 V √

FLASH
VOH FLASH ≥ VIH Micro 2,4 V ≥ 2 V √

VOL FLASH ≤ VIL Micro 0,45 V ≤ 0,8 V √

• Ciclo de Escritura

RAM
VOH Micro ≥ VIH RAM 3 V ≥ 2,2 V (1) √

VOL Micro ≤ VIL RAM 0,4 V ≤ 0,8 V (2) √

Nota: (1) Utilizamos el mínimo suponiendo que utilizamos señales de duración mayor a 30 ns
(2) Utilizamos el máximo suponiendo que utilizamos señales de duración mayor a 30 ns

Problema de Software

1) Pasar de Binario a BCD desempaquetado

Bin2bcd PROC

PUSH DX
XOR DX, DX
XOR BX, BX
MOV BX, 10d
DIV BX
PUSH DX
DIV BX
 PUSH DX
DIV BX
PUSH DX
DIV BX
MOV BH, DL
POP DX
MOV BL, DL

POP DX
MOV AH, DL

POP DX
MOV AL, DL

POP DX

RET
ENDP

2) Pasar de BCD a codigo de 7 segmentos

Bcd27seg PROC
PUSH DX
PUSH SI
PUSH BP

XOR SI, SI
XOR DX, DX
XOR BP,BP

MOV BP, OFFSET TABLA

MOV DL, AL
MOV SI, DX
MOV AL, BYTE PTR DS: [BP][SI]

MOV DL, AH
MOV SI, DX
MOV AH, BYTE PTR DS:[BP][SI]

MOV DL, BL
MOV SI, DX
MOV BL, BYTE PTR DS:[BP][SI]

MOV DL, BH
MOV SI, DX
MOV BH, BYTE PTR DS:[BP][SI]

POP BP
POP SI
POP DX
 RET
ENDP

6. Conclusiones

El desarrollo del problema de ingeniería propuesto nos condujo a extraer algunas

conclusiones que creemos oportuno citar.

• El empleo de lógica exterior al microprocesador nos permite ampliar el mapa de

direcciones del espacio de memoria. Esto puede resultar de gran utilidad considerando la
extensión que pueden llegar a tener los programas en código Assembler, en especial si se
considera la posibilidad de controlar algún proceso de una complejidad que requiera
trabajar con algoritmos extensos.

• El cumplimiento de las inecuaciones de tiempos sin la necesidad de insertar T-Waits hace

innecesario incluir en el conexionado del 82C84A el circuito que genera los mismos. Por
esa razón, conectamos a masa las dos entradas RDY de este dispositivo, y no se conectó
la salida READY con la correspondiente entrada del microprocesador.
Por lo tanto, conectamos la entrada READY del 80C86 a valor alto (5V), indicando que
los tiempos los dispositivos son compatibles.

• De ser necesario insertar T-WAITS en alguna aplicación, la conexión del 82C84A para
tal fin está detallada en la página 280 del libro “Microprocesadores Intel” de Barry B.
Brey.

• Resulta indispensable la verificación de la compatibilidad de las especificaciones

tecnológicas (compatibilidad de tensiones y capacidades) para garantizar un correcto
funcionamiento del diseño propuesto para solucionar la situación problemática en
cuestión. En efecto, el no cumplimiento de las inecuaciones descriptas para las
capacidades invalida los datos que provee el fabricante para los tiempos de propagación.

• Consideramos haber alcanzado los objetivos propuestos.

7. Bibliografía

Se sugiere la utilización de la siguiente bibliografía:

- Hojas de datos del: 8086, 29F040, K6T 1008, 74HC374, y de todo otro
dispositivo lógico usado.
- Los micro procesadores Intel, Barry Brey, tercera Ed.

8. ANEXO 1
MAPA de MEMORIA
1 MAPA de MEMORIA 2

Direccion Direccion
es Tamaño Dispositivo es Tamaño Dispositivo

0xFFFFF 0xFFFFF
 512Kb Últimos 256 K de 512Kb Últimos 256 K de
Flash1 y Flash2 Flash1 y Flash2

0x80000 0x80000
0x7FFFF 0x7FFFF
Primeros 128 Kb Segundos 128 Kb
de Flash 1 – de Flash 1 – Flash
256Kb Flash 2 256Kb 2
0x40000 0x40000
0x3FFFF 0x3FFFF
256Kb RAM 1 y 2 256Kb RAM 1 y 2
0x00000 0x00000

MAPA de Entrada / Salida

Direcciones Tamaño Dispositivo

Latch para selección de

0x0000 1byte
mapa de memoria